AN 901: インテル® Agilex™ FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装

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ID 683537
日付 9/21/2020
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ドキュメント目次
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1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　 x
1.1. ADCからインテルAgilexデュアル・リンク・デザインの概要 1.2. ADCからインテルAgilexデュアル・リンク・デザインの実装ガイドライン 1.3. インテルAgilexデュアルリンクに同期したADC 1.4. デザイン例のダウンロードと動作 1.5. AN901: インテルAgilex FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装の改訂履歴
1.3. インテルAgilexデュアルリンクに同期したADC x
1.3.1. デザイン・シミュレーション・ガイドライン 1.3.2. デザイン合成ガイドライン
1.3.1. デザイン・シミュレーション・ガイドライン x
1.3.1.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.1.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.1.3. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集 1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集 1.3.1.5. インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集 1.3.1.6. シミュレーション波形へのIP信号の追加 1.3.1.7. シミュレーション・スクリプトの更新 1.3.1.8. デュアル・リンク・デザインのシミュレーション 1.3.1.9. シミュレーション結果の表示
1.3.2. デザイン合成ガイドライン x
1.3.2.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.2.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.2.3. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのSDC制約の編集 1.3.2.4. インテル® Quartus® Prime開発ソフトウェアでのデザインのコンパイル
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　

1.1. ADCからインテルAgilexデュアル・リンク・デザインの概要

デザイン例のプラットフォーム・デザイナーシステムとトップレベルのHDLファイルは、JESD204Cデュアルリンクのユースケースを簡単に実装できるようにデザインされています。トップレベルのHDLファイルでは、JESD204Cリンク・ユースケースの各リンクは、JESD204C Intel FPGA IPおよびパターンチェッカーのインスタンス化に対応しています。デュアル・リンク・デザインは、複数のJESD204C Intel FPGA IPおよびパターンチェッカーをシングルリンクのデザイン例に追加することによって作成されます。トップレベルのHDLのLINKパラメーターは、複数のパターンチェッカーを生成します。プラットフォーム・デザイナーでJESD204C Intel FPGA IPを複製して、パターンチェッカーに接続する必要があります。同期デュアルリンクの場合、ANDゲートを使用してアライメント信号を結合します。

図 2.  プラットフォーム・デザイナーシステムのシングルリンクのデザイン例

デザイン例の j204c_rx_ip サブシステムには、1つのADCとインターフェイス接続するための1つのRX IPが含まれています。複数の同期コンバーターとインターフェイス接続するためには、j204c_rx_ip に複数のIPが含まれている必要があります。

レベル 2 の表題