AN 901: インテル® Agilex™ FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装

ダウンロード PDF
ID 683537
日付 9/21/2020
Public
ドキュメント目次
ドキュメント目次 x
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　 x
1.1. ADCからインテルAgilexデュアル・リンク・デザインの概要 1.2. ADCからインテルAgilexデュアル・リンク・デザインの実装ガイドライン 1.3. インテルAgilexデュアルリンクに同期したADC 1.4. デザイン例のダウンロードと動作 1.5. AN901: インテルAgilex FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装の改訂履歴
1.3. インテルAgilexデュアルリンクに同期したADC x
1.3.1. デザイン・シミュレーション・ガイドライン 1.3.2. デザイン合成ガイドライン
1.3.1. デザイン・シミュレーション・ガイドライン x
1.3.1.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.1.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.1.3. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集 1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集 1.3.1.5. インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集 1.3.1.6. シミュレーション波形へのIP信号の追加 1.3.1.7. シミュレーション・スクリプトの更新 1.3.1.8. デュアル・リンク・デザインのシミュレーション 1.3.1.9. シミュレーション結果の表示
1.3.2. デザイン合成ガイドライン x
1.3.2.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.2.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.2.3. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのSDC制約の編集 1.3.2.4. インテル® Quartus® Prime開発ソフトウェアでのデザインのコンパイル
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　

1.2. ADCからインテルAgilexデュアル・リンク・デザインの実装ガイドライン

図 3. デザイン・シミュレーションおよび合成の実装ガイドライン

FPGAにデザインを実装する前に、デザインをシミュレートして機能を検証できます。シミュレートされたデザインを合成用に移行し、FPGAにデザインを実装できます。または、シミュレーションを実行せずに、合成フローのガイドラインに従って、FPGAに実装するためのデュアル・リンク・デザインを作成することもできます。

シミュレーションおよび合成を実行するために必要な手順は次のとおりです。

  1. シミュレーション・フロー:
    1. SynthesisおよびSimulationオプションをイネーブルして、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアのバージョン20.1以降を使用して、シングルリンクJESD204Cデザイン例を生成します。Multilink modeオプションがJESD204C Configurationタブでイネーブルになっていることを確認します。
      注: デザイン例を生成する手順については、JESD204C インテル® Agilex™ FPGA IP Design Example User Guideを参照してください。
    2. デザインをシミュレートし、期待どおりの機能が実現できているかを確認します。

      テストベンチは、シミュレーション結果のステータスを出力します。

    3. RX プラットフォーム・デザイナーシステムを変更して、デュアルリンクを形成するために必要な追加のJESD204C Intel FPGA IPを含めます。
    4. RXトップレベル・モジュールを変更して、リセット信号接続を調整し、パターンチェッカーに必要な追加のJESD204C Intel FPGA IPを接続します。
    5. リンクパートナーのTX プラットフォーム・デザイナーシステムを変更して、デュアルリンクを形成するために必要な追加のJESD204C Intel FPGA IPを含めます。
    6. リンクパートナーのTXトップレベル・モジュールを変更して、リセット信号接続を調整し、追加のJESD204C Intel FPGA IPをパターン・ジェネレーターに接続します。
    7. テストベンチを変更して、追加のリンクを含めます。
    8. オプションで、デュアル・リンク・デザインのすべてのリンクのシミュレーション波形に信号を追加できます。
    9. シミュレーション・スクリプトを更新します。
    10. デュアル・リンク・デザインを合成してシミュレートします。
    11. シミュレーション結果を確認します。
    注: 合成用にシミュレートされたデザインを移行し、ADCとインターフェイス接続するためにFPGAにデザインを実装する場合にのみ、手順2dから2fを実行してください。
  2. 合成フロー:
    1. SynthesisおよびSimulationオプションをイネーブルして、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアのバージョン20.1以降を使用して、シングルリンクJESD204Cデザイン例を生成します。Multilink modeオプションがJESD204C Configurationタブでイネーブルになっていることを確認します。
    2. RX プラットフォーム・デザイナーシステムを変更して、デュアルリンクを形成するために必要なJESD204C Intel FPGA IPを含めます。
    3. RXトップレベル・モジュールを変更して、リセット信号の接続を調整し、必要なJESD204C Intel FPGA IPをパターンチェッカーに接続します。
    4. インテル® Quartus® Primeプロ・エディションの割り当てエディターで、ピンの割り当てを実行します。
    5. タイミング制約SDCファイルを変更して、追加のリンクを含めます。
    6. インテル® Quartus® Primeプロ・エディション開発ソフトウェアでデザインをコンパイルします。
関連情報
レベル 2 の表題