AN 901: インテル® Agilex™ FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装

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ID 683537
日付 9/21/2020
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ドキュメント目次
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1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　 x
1.1. ADCからインテルAgilexデュアル・リンク・デザインの概要 1.2. ADCからインテルAgilexデュアル・リンク・デザインの実装ガイドライン 1.3. インテルAgilexデュアルリンクに同期したADC 1.4. デザイン例のダウンロードと動作 1.5. AN901: インテルAgilex FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装の改訂履歴
1.3. インテルAgilexデュアルリンクに同期したADC x
1.3.1. デザイン・シミュレーション・ガイドライン 1.3.2. デザイン合成ガイドライン
1.3.1. デザイン・シミュレーション・ガイドライン x
1.3.1.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.1.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.1.3. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集 1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集 1.3.1.5. インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集 1.3.1.6. シミュレーション波形へのIP信号の追加 1.3.1.7. シミュレーション・スクリプトの更新 1.3.1.8. デュアル・リンク・デザインのシミュレーション 1.3.1.9. シミュレーション結果の表示
1.3.2. デザイン合成ガイドライン x
1.3.2.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.2.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.2.3. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのSDC制約の編集 1.3.2.4. インテル® Quartus® Prime開発ソフトウェアでのデザインのコンパイル
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　

1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集

Verilog HDLファイルのgenerateステートメントは、LINKシステム・パラメーターをインデックス変数として使用して、デュアルリンクのユースケースに必要な数のインスタンスを生成します。
  1. トップレベルのHDLファイル (intel_j204c_ed_tx.sv) をテキストエディターで開きます。
  2. LINKシステム・パラメーターを変更して、デザイン内のリンクの数を反映させます。
  3. プラットフォーム・デザイナーのインスタンス化で、プラットフォーム・デザイナーから新しくエクスポートされたポートを挿入します。
  4. プラットフォーム・デザイナーポートの接続を確立するには、以下を実行します。
    1. TXリンクリセットとフレームリセットの場合は、tx_rst[0] ワイヤーをプラットフォーム・デザイナーのリセット・シーケンサーから2番目以降のリンクのIPおよびパターンチェッカーに供給します。これを実現する1つの方法は、パターンチェッカーの tx_rst[i] ワイヤーのインデックスおよび、tx_rst[0] を使用したシンクロナイザー (j204c_pulse_CDC) インスタンス化生成ループをハードコード化することです。
    2. 次のワイヤーを作成します。
      1. tx_pma_ready_in_all
      2. tx_xcvr_ready_in_all
    3. 各リンクの tx_pma_ready_in をANDゲートの入力に接続します。ANDゲートの出力を tx_pma_ready_in_all に接続します。 
      // Example in Verilog
assign tx_pma_ready_in_all = &tx_pma_ready_in;
    4. 各リンクの tx_xcvr_ready_in をANDゲートの入力に接続します。ANDゲートの出力を tx_xcvr_ready_in_all に接続します。 
      // Example in Verilog
assign tx_xcvr_ready_in_all = &tx_xcvr_ready_in;
    5. プラットフォーム・デザイナーシステムの rst_seq_0_reset3_dsrt_qual_reset3_dsrt_qual ポートの tx_pma_ready_in[0] 接続を、tx_pma_ready_in_all のANDゲートの出力に置き換えます。
    6. プラットフォーム・デザイナーシステムの rst_seq_0_reset4_dsrt_qual_reset4_dsrt_qual ポートの tx_xcvr_ready_in[0] 接続を、tx_xcvr_ready_in_all のANDゲートの出力に置き換えます。
    7. 残りのポートについては、インデックス・ワイヤーを0から1に増やし、後続のリンクに後続の番号を使用します。
      例: tx_avst_data[1] ワイヤーはリンク1 IPに接続する必要があります。
  5. トップレベルのHDLファイルの変更を保存します。
レベル 2 の表題