AN 901: インテル® Agilex™ FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装

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ID 683537
日付 9/21/2020
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ドキュメント目次
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1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　 x
1.1. ADCからインテルAgilexデュアル・リンク・デザインの概要 1.2. ADCからインテルAgilexデュアル・リンク・デザインの実装ガイドライン 1.3. インテルAgilexデュアルリンクに同期したADC 1.4. デザイン例のダウンロードと動作 1.5. AN901: インテルAgilex FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装の改訂履歴
1.3. インテルAgilexデュアルリンクに同期したADC x
1.3.1. デザイン・シミュレーション・ガイドライン 1.3.2. デザイン合成ガイドライン
1.3.1. デザイン・シミュレーション・ガイドライン x
1.3.1.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.1.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.1.3. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集 1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集 1.3.1.5. インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集 1.3.1.6. シミュレーション波形へのIP信号の追加 1.3.1.7. シミュレーション・スクリプトの更新 1.3.1.8. デュアル・リンク・デザインのシミュレーション 1.3.1.9. シミュレーション結果の表示
1.3.2. デザイン合成ガイドライン x
1.3.2.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.2.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.2.3. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのSDC制約の編集 1.3.2.4. インテル® Quartus® Prime開発ソフトウェアでのデザインのコンパイル
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　

1.3.1.9. シミュレーション結果の表示

シミュレーション・テストベンチは、シミュレーション・スクリプトを実行するトランスクリプトまたはターミナルに結果を出力します。 次の例は、ModelSim- Intel® FPGA Editionでのシミュレーションの出力および波形を示しています。

シミュレーションに合格すると、次の図に示すとおり、トランスクリプト・セクションに TESTBENCH_PASSED: SIM PASSED! が出力されます。

図 11. ModelSim‐ Intel® FPGA Editionのシミュレーション結果のトランスクリプト

シミュレーションに失敗した場合、失敗の理由と一緒に、トランスクリプト・セクションに TESTBENCH_FAILED: SIM FAILED! が出力されます。

波形を表示する場合、リンクの初期化中に次のイベントが発生します。

  1. /tb_top/ninit_done とグローバルリセットがデアサートされた後、リセット・シーケンサーは、JESD204C Intel FPGA IPのLink 0とLink 1の両方でTXおよびRXトランシーバーのリセットをデアサートします。
  2. /tb_top/tx_ready は、Link 0および1のTXトランシーバー・チャネルの準備ができるとアサートされます。
  3. TX JESD204C IPのリンクリセット /tb_top/tx_rst_n は、コアIO PLLがロックされ、intel_jesd204c/tx_pma_ready および intel_jesd204c/tx_ready がアサートされると、デアサートされます。
  4. TXチャネルがRXチャネルにデータを送信する場合、RXトランシーバー・チャネルのReady信号 /tb_top/rx_ready はアサートされません。RX JESD204C IPのリンクリセット /tb_top/rx_rst_n がアサートされます。
    図 12. グローバル・リセット・デアサート後のModelSim‐ Intel® FPGA Editionシミュレーション波形
  5. RXトランシーバー・チャネルがデータとクロックを正常に回復すると、/tb_top/rx_ready がアサートされます。
  6. RX JESD204C IPのリンクリセット /tb_top/rx_rst_n は、コアIO PLLがロックされ、intel_jesd204c/rx_pma_ready および intel_jesd204c/rx_ready がアサートされると、デアサートされます。
    図 13. RXトランシーバー・チャネルがReadyの場合のModelSim‐ Intel® FPGA Editionシミュレーション波形
  7. /tb_top/rx_rst_n がデアサートされると、RXトランスポート層はリセットされなくなります。RXトランスポート層は、j204c_rx_avst_ready 信号をJESD204C Intel FPGA IPにアサートします。
  8. RX JESD204C IPは、64個の連続した有効な同期ヘッダーが検出されると、同期ヘッダーのアライメントを実現します (j204c_rx_sh_lock がアサートされます)。
  9. RX JESD204C IPは、4つの連続した有効なシーケンスが検出されると、拡張マルチブロック・アライメントを実現します (j204c_rx_emb_lock がアサートされます)。有効なシーケンスは、完全なE*32ビット同期遷移ストリームの正しいEoEMBおよびEoMB値として定義されます。
  10. j204c_rx_alldev_lane_align は、両方のRX JESD204C IPがレーン・アライメントを達成するとアサートされます。
  11. j204c_rx_avst_valid は、RXトランスポート層がユーザーデータをstart-of-multiblock (j204c_rx_somb) およびstart-of-extended-multiblock (j204c_rx_soemb) マーカーとともにアプリケーション・レイヤーにストリーミングするときにアサートされます。
  12. RX JESD204C IPのコマンドチャネルは、CRC-12信号を同期ヘッダーストリームに出力します。CRCエラー (j204c_rx_crc_err) は検出されません。コマンドチャネルでパリティーエラー (j204c_rx_cmd_par_err) は検出されません。
    図 14. リンクの初期化に成功したModelSim‐ Intel® FPGA Editionシミュレーション波形
    図 15. データエラーなしのModelSim‐ Intel® FPGA Editionシミュレーション波形
  13. パターンチェッカーは、RXトランスポート層から受信したサンプルデータをチェックします。エラー (/tb_top/data_error) は検出されません。
  14. パターンチェッカーは、RX JESD204C IPから受信した同期ヘッダーをチェックします。エラー (/tb_top/cmd_data_error) は検出されません。
  15. TXとRXリンクエラーまたは割り込み (/tb_top/tx_link_error および /tb_top/rx_link_error) は、TXとRX JESD204C IPの両方によってアサートされていません。テストベンチは、test_passed フラグをアサートします。
レベル 2 の表題