AN 901: インテル® Agilex™ FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装

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ID 683537
日付 9/21/2020
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インテルのみ表示可能 — GUID: hjb1576739310435

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ドキュメント目次
ドキュメント目次 x
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　 x
1.1. ADCからインテルAgilexデュアル・リンク・デザインの概要 1.2. ADCからインテルAgilexデュアル・リンク・デザインの実装ガイドライン 1.3. インテルAgilexデュアルリンクに同期したADC 1.4. デザイン例のダウンロードと動作 1.5. AN901: インテルAgilex FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装の改訂履歴
1.3. インテルAgilexデュアルリンクに同期したADC x
1.3.1. デザイン・シミュレーション・ガイドライン 1.3.2. デザイン合成ガイドライン
1.3.1. デザイン・シミュレーション・ガイドライン x
1.3.1.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.1.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.1.3. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集 1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集 1.3.1.5. インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集 1.3.1.6. シミュレーション波形へのIP信号の追加 1.3.1.7. シミュレーション・スクリプトの更新 1.3.1.8. デュアル・リンク・デザインのシミュレーション 1.3.1.9. シミュレーション結果の表示
1.3.2. デザイン合成ガイドライン x
1.3.2.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.2.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.2.3. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのSDC制約の編集 1.3.2.4. インテル® Quartus® Prime開発ソフトウェアでのデザインのコンパイル
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　

1.3.2.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集

  1. 生成されたデザイン例の インテル® Quartus® Primeプロジェクトの intel_j204c_ed_rx.qpf を ed/quartus/ フォルダーで開きます。
  2. プラットフォーム・デザイナーで、トップレベル・システムの j204c_rx_ss.qsys を開きます。RX .qsys ファイルは、ed/rtl/rx/ フォルダーに位置しています。
  3. System Viewタブで、j204c_rx_ip インスタンスを右クリックし、Drill into Subsystemを選択します。これにより、j204c_rx_ip プラットフォーム・デザイナーサブシステムが開きます。
  4. intel_jesd204c コンポーネントを右クリックして、Duplicateを選択します。
    これは、JESD204C Intel FPGA IPを複製します。複製されたIPの名前を intel_jesd204c_1 に変更します。
    注: プラットフォーム・デザイナーが次のプロンプト、Do you want to also duplicate the IP Variant file on the disk? を表示する場合は、Noを選択します。これは、複製されたJESD204C Intel FPGA IPが元のJESD204C Intel FPGA IPと同じパラメーターを持っているためです。
  5. j204c_tx2rx_lbdata を除くすべてのJESD204C Intel FPGA IPをエクスポートします。
  6. 階層の1つ上のレベルを j204c_rx_ss に移動させます。これは、プラットフォーム・デザイナーシステムのトップレベルです。
  7. 次の表に示すように、複製されたIPポートを接続します。
    複製されたIPのポート 接続
    j204c_rx_phy_rst_n rst_seq_1.reset_out0
    j204c_pll_refclk refclk_xcvr.out_clk 4
    j204c_reconfig_clk mgmt_clk.out_clk
    j204c_reconfig_reset reset_controller_0.reset_out
    j204c_reconfig

    jtag_avmm_bridge.master

    j204c_rx_avs_clk mgmt_clk.out_clk
    j204c_rx_avs_rst_n rst_seq_1.reset_out0
    j204c_rx_avs mm_bridge.m0
    j204c_rxlink_clk ed_control.rxlink_clk
    j204c_rxframe_clk rxframe_clk.out_clk
  8. 元のJESD204C IPの j204c_rx_avs_rst_n ポートの接続を rst_seq_1.reset_out0 に変更します。
    注: PHYのリセットと同時に、IP制御およびステータスレジスター (CSR) のAvalonメモリーマップド・インターフェイス・リセットをアサートできます。JESD204C Intel FPGA IP User Guide内のJESD204C TX/RX Reset Sequenceの図を参照してください。
  9. System ViewタブのExport列でDouble-click to exportをクリックすることによって、残りのポートをエクスポートします。
  10. アドレスマップで、j204c_rx_avs および j204c_reconfig インターフェイスの開始アドレスを調整して、他のコンポーネントまたはインターフェイスと競合しないようにします。例えば、次の表に示すように、intel_jesd204c_1 IPの開始アドレスを 0x000d_0400 に設定できます。
    表 4.  システムコンソール制御を使用したデザイン例の同期ADC-FPGAデュアルリンクのアドレスマップ
      jtag_avmm_bridge.master mm_bridge.m0
    j204c_rx_ip.intel_jesd204c_j204c_rx_avs 該当なし 0x000d_0000 – 0x000d_03ff
    j204c_rx_ip.intel_jesd204c_1_j204c_rx_avs 該当なし 0x000d_0400 – 0x000d_07ff
    j204c_rx_ip.intel_jesd204c_j204c_reconfig 0x0200_0000 – 0x021f_ffff 5 該当なし
    j204c_rx_ip.intel_jesd204c_1_j204c_reconfig 0x0220_0000 – 0x023f_ffff 5 該当なし
  11. デザイン内の後続のリンクに対して、手順4 から手順10 を繰り返します。
  12. Generate HDLをクリックして、 インテル® Quartus® Primeのコンパイルに必要なデザインファイルを生成します。
    1. GenerateおよびYesをクリックして、デザインファイルを保存および生成します。
  13. HDLの生成が完了したら、メニューからGenerateを選択して、Show Instantiation Template…を選択し、Copyをクリックします。
  14. j204c_rx_ss プラットフォーム・デザイナーのインスタンス化テンプレートをテキストエディターに貼り付けます。
    トップレベルのHDLでインスタンス化されたプラットフォーム・デザイナーポートを更新する必要があります。
  15. HDLの生成が完了したら、Finishをクリックしてプラットフォーム・デザイナーの設定を保存し、プラットフォーム・デザイナーウィンドウを終了します。
関連情報
4 異なるトランシーバー・タイルに位置するトランシーバー・チャネルで同じトランシーバー・リファレンス・クロック・ピンを共有することはできません。この場合、プラットフォーム・デザイナーで複数の refclk_xcvr クロックソースをインスタンス化し、それらを異なるトランシーバー・タイルのトランシーバー・リファレンス・クロック・ピンに接続する必要があります。
5 PHYリコンフィグレーション・インターフェイスのアドレススパンは、トランシーバー・チャネルの数によって異なります。
レベル 2 の表題