AN 901: インテル® Agilex™ FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装

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ID 683537
日付 9/21/2020
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ドキュメント目次
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1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　 x
1.1. ADCからインテルAgilexデュアル・リンク・デザインの概要 1.2. ADCからインテルAgilexデュアル・リンク・デザインの実装ガイドライン 1.3. インテルAgilexデュアルリンクに同期したADC 1.4. デザイン例のダウンロードと動作 1.5. AN901: インテルAgilex FPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装の改訂履歴
1.3. インテルAgilexデュアルリンクに同期したADC x
1.3.1. デザイン・シミュレーション・ガイドライン 1.3.2. デザイン合成ガイドライン
1.3.1. デザイン・シミュレーション・ガイドライン x
1.3.1.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.1.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.1.3. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集 1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集 1.3.1.5. インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集 1.3.1.6. シミュレーション波形へのIP信号の追加 1.3.1.7. シミュレーション・スクリプトの更新 1.3.1.8. デュアル・リンク・デザインのシミュレーション 1.3.1.9. シミュレーション結果の表示
1.3.2. デザイン合成ガイドライン x
1.3.2.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集 1.3.2.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集 1.3.2.3. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのSDC制約の編集 1.3.2.4. インテル® Quartus® Prime開発ソフトウェアでのデザインのコンパイル
1. インテルFPGA EタイルJESD204C RX IPを備えたアナログ-デジタル・コンバーターのデュアル・リンク・デザインの実装　

1.3.1.7. シミュレーション・スクリプトの更新

追加のJESD204C Intel FPGA IPおよびプラットフォーム・デザイナーシステムでの接続の変更により、生成されたプラットフォーム・デザイナーファイル名の一部が変更されます。これには、プラットフォーム・デザイナーインターコネクト内のコンポーネントのファイル名が含まれます。例えば、Modelsimでは次の詳細エラーが発生する場合があります。 

# ** Note: (vsim-3812) Design is being optimized...
# ** Error: ../../ed/rtl/rx/j204c_rx_ss/sim/j204c_rx_ss.v(569): Module 'j204c_rx_ss_altera_mm_interconnect_191_gpcal4y' is not defined.
# ** Error: ../../ed/rtl/rx/j204c_rx_ss/sim/j204c_rx_ss.v(599): Module 'j204c_rx_ss_altera_mm_interconnect_191_5wgszea' is not defined.
# ** Error: ../models/j204c_tx/j204c_tx_ss/sim/j204c_tx_ss.v(544): Module 'j204c_tx_ss_altera_mm_interconnect_191_lwybday' is not defined.
# ** Error: ../models/j204c_tx/j204c_tx_ss/sim/j204c_tx_ss.v(574): Module 'j204c_tx_ss_altera_mm_interconnect_191_syluiea' is not defined.
# Optimization failed
# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./modelsim_sim.tcl PAUSED at line 28

プラットフォーム・デザイナーインターコネクト・コンポーネントの変更によるシミュレーション・スクリプトを更新するには、次の手順に従います。

  1. 各シミュレーターのTCLシミュレーション・スクリプトは、simulation/setup_scripts/common フォルダーの位置にあります。選択したシミュレーターのシミュレーション・スクリプトを開きます。
  2. エラーメッセージに基づいて、影響を受けるプラットフォーム・デザイナーインターコネクト・コンポーネント・ファイルを、ed/rtl/rx/j204c_rx_ss/altera_mm_interconnect_1920/sim および simulation/models/j204c_tx/j204c_tx_ss/altera_mm_interconnect_1920/sim フォルダーに配置します。
  3. シミュレーション・スクリプトを編集して、PlatformDesignerインターコネクト・コンポーネントのランダムな文字列サフィックスを更新します。altera_mm_interconnect の例は、次のとおりです。
    • j204c_rx_ss_altera_mm_interconnect_1920_ h7c7mby .v を j204c_rx_ss_altera_mm_interconnect_1920_ loohupi .v に更新
    • j204c_rx_ss_altera_mm_interconnect_1920_ zampnoi .v を j204c_rx_ss_altera_mm_interconnect_1920_ hx4knoq .v に更新
    • j204c_tx_ss_altera_mm_interconnect_1920_ toxdddy .v を j204c_tx_ss_altera_mm_interconnect_1920_ ry3uqzq .v に更新
    • j204c_tx_ss_altera_mm_interconnect_1920_ 6nf5zji .v を j204c_tx_ss_altera_mm_interconnect_1920_ yejlffi .v に更新
  4. シミュレーション・スクリプトにエントリーを追加して、RXおよびTXのプラットフォーム・デザイナーシステムの両方のインターコネクト・コンポーネントに関連するすべての詳細エラーを解決します。コンポーネントの例は、次のとおりです。
    • altera_merlin_router
    • altera_merlin_burst_adapter
    • altera_merlin_demultiplexer
    • altera_merlin_multiplexer
    • altera_merlin_width_adapter
    • altera_merlin_traffic_limiter_altera_avalon_sc_fifo
    • altera_merlin_burst_adapter_altera_avalon_st_pipeline_stage
  5. シミュレーション・スクリプトの変更を保存します。
レベル 2 の表題