インテル® HLS コンパイラー: ユーザーガイド

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ID 683456
日付 12/22/2017
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ドキュメント目次
ドキュメント目次 x
1. インテル® HLS コンパイラー・ユーザーガイド 2. インテル® HLS ( 高位合成 ) コンパイラーの概要 3. HLS コンポーネントおよびテストベンチの作成 4. デザインの機能性の検証 5. コンポーネントの最適化と改善 6. シミュレーションによる IP 検証 7. インテル® Quartus® Primeを使用したコンポーネント IP の合成 8. システムへの IP の統合 A. インテル® HLS コンパイラーの制限事項 B. High Level Design レポートのレビュー (report.html) C. 改訂履歴
2. インテル® HLS ( 高位合成 ) コンパイラーの概要 x
2.1. HLS デザイン例 2.2. プロジェクト・ディレクトリー
3. HLS コンポーネントおよびテストベンチの作成 x
3.1. コンパイラー定義済のプリプロセッサー・マクロ
6. シミュレーションによる IP 検証 x
6.1. 検証テストベンチ実行可能ファイルの生成 6.2. 検証時のデバッグ 6.3. エンキュー関数コールを使用したハイスループットのシミュレーション ( 非同期コンポーネント・コール )
6.3. エンキュー関数コールを使用したハイスループットのシミュレーション ( 非同期コンポーネント・コール ) x
6.3.1. 実行モデル 6.3.2. 明示的な比較およびエンキュー関数コール
8. システムへの IP の統合 x
8.1. インテル® Quartus® Primeプロジェクトへの HLSコンパイラー生成の IP の追加 8.2. Platform Designer システムへのHLSコンパイラー生成 IP の追加
B. High Level Design レポートのレビュー (report.html) x
10.1. High Level Design レポートの概要 B.2. Report Summary のレビュー 10.3. ループ情報のレビュー B.4. コンポーネントのエリア使用率のレビュー B.5. コンポーネント・デザインのレビュー 10.6. Component Memory システムのレビュー B.7. コンポーネント検証結果のレビュー
10.3. ループ情報のレビュー x
10.3.1. ループ分析例
B.4. コンポーネントのエリア使用率のレビュー x
10.4.1. エリア分析の例
B.5. コンポーネント・デザインのレビュー x
B.5.1. コンポーネント・インターフェイスのレビュー 10.5.2. メモリー・レプリケーションとストール可能な LSU に関する情報のレビュー
1. インテル® HLS コンパイラー・ユーザーガイド
2. インテル® HLS ( 高位合成 ) コンパイラーの概要
3. HLS コンポーネントおよびテストベンチの作成
4. デザインの機能性の検証
5. コンポーネントの最適化と改善
6. シミュレーションによる IP 検証
7. インテル® Quartus® Primeを使用したコンポーネント IP の合成
8. システムへの IP の統合
A. インテル® HLS コンパイラーの制限事項
B. High Level Design レポートのレビュー (report.html)
C. 改訂履歴

3.1. コンパイラー定義済のプリプロセッサー・マクロ

インテル® HLS ( 高位合成 ) コンパイラーは有効な 2 つの内蔵マクロを備えています。 マクロを使用すると、コードを調整してフロー依存のコードを作成することができます。マクロは、実行モードまたは検証モードで実行する必要があるコード分割を指定する際に役立ちます。

コンパイラー定義済のプリプロセッサー・マクロは __INTELFPGA_COMPILER__ および __INTELFPGA_TYPE__ です。

表 2.  __INTELFPGA_COMPILER__ および __INTELFPGA_TYPE__ のマクロの定義
ツール起動 __INTELFPGA_COMPILER__ __INTELFPGA_TYPE__
g++ 未定義 未定義
i++ -march=x86-64 "17.1" "NONE"
i++ -march="<FPGA_family_or_part_number>" "17.1" "VERILOG"
レベル 2 の表題