• デバイスのSpeed grade。表示されるスピードグレードは、ユーザーの インテル® Quartus® Primeプロジェクトで選択したデバイスと一致させます。
• 希望するHBM location。
• 希望するHBMチャネル数。これによってTraffic Generatorのペアの数が決まります。
• 希望するHBM2メモリークロック周波数。
• PLL reference clock frequency。このリファレンス・クロックは、 High Bandwidth Memory (HBM2) Interface Intel FPGA IPサブシステム用です。 hbm_0_example_design_pll_ref_clk_clk ピンに提供するPLLリファレンス・クロック周波数と一致させる必要があります。
• Reference clock frequency for example design core clock PLL。このリファレンス・クロックを使用するコアクロックPLLは、デザイン例ファイルで外部クロック例としてインスタンス化されます。外部クロック例では、High Bandwidth Memory (HBM2) Interface Intel FPGA IPの ext_core_clock ポートを供給します。この値は、core_clk_iopll_ref_clk_clk ピンに供給するPLLリファレンス・クロック周波数と一致させる必要があります。
• 希望するCore clock frequency。この値で決定するコアクロックPLLの出力クロックは、デザイン例ファイルでサンプル外部クロックとしてインスタンス化されます。外部クロック例では、High Bandwidth Memory (HBM2) Interface Intel FPGA IPの ext_core_clock ポートを供給します。クロックで最終的にクロッキングするのは、Traffic Generatorのほか、High Bandwidth Memory (HBM2) Interface Intel FPGA IPの wmc_clk_0_clk クロックでクロッキングする他のコンポーネントです。

初期のプロジェクト調査では、Diagnosticタブのデフォルト設定が使用できます。

ハードウェア・テストで合成可能なデザイン例を使用している場合、 Enable In-System-Sources-and-Probesチェックボックスをオンにすると 、High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例システムの制御と監視が インテル® Quartus® Primeソフトウェアで簡単にできるようになります。

効率テストを合成デザインとシミュレーション・デザインの両方で行うには、Use Efficiency PatternおよびEnable Efficiency Test Modeチェックボックスをオンにします。読み出しカウントと書き込みカウントの両方を同じにして、有効性チェックに合格するようにします。テスト用にData Sequence (Random/Sequential) オプションを選択し、Enable data check for efficiency measurementをオンにして、データ有効性チェックをします。

シミュレーションの場合、イネーブルにした各HBMチャネルの効率番号をシミュレーションで報告するには、Enable Efficiency Monitorチェックボックスをオンにします。(ハードウェア・テストで合成可能なデザイン例プロジェクトを使用している場合は、Efficiency Monitorをイネーブルしないでください。これは、この機能では、インターフェイスでコア・クロック・ドメインのタイミングを閉じる頻度が減少するためです。)

また、Diagnosticsタブの他のパラメーターを使用すると、High Bandwidth Memory (HBM2) Interface Intel FPGA IPの評価、検証、およびデバッグの支援ができます。

正しいデザイン例ファイルセットを取得するには、Example Design FilesセクションでSimulationまたはSynthesisチェックボックス、あるいはその両方を必ずチェックしてください。生成されたデザイン例は、完全なHBM2システムです。その構成は、High Bandwidth Memory (HBM2) Interface Intel FPGA IPおよびドライバーです。このドライバーでは、ランダム・トラフィックを生成してメモリー・インターフェイスを検証します。