High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例 ユーザーガイド

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ID 683379
日付 8/30/2019
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ドキュメント目次
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1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例 クイック・スタート・ガイド 3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例の説明 4. High Bandwidth Memory (HBM2) Interface インテル® FPGA IPデザイン例 ユーザーガイドのアーカイブ 5. High Bandwidth Memory (HBM2) Interface インテル® FPGA IPデザイン例 ユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例 クイック・スタート・ガイド x
2.1. HBM2システム向け インテル® Quartus® Primeプロジェクトの作成 2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのコンフィグレーション 2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IP向けIP Parameter Editor Proのガイドライン 2.4. 合成可能なHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例の生成 2.5. 合成可能なHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPの高効率生成 2.6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション用生成 2.7. High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例の変更後の再生成
3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例の説明 x
3.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IP合成デザイン例 3.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPシミュレーション・デザイン例 3.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDesign Example Interfaceタブ
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例 クイック・スタート・ガイド
3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPデザイン例の説明
4. High Bandwidth Memory (HBM2) Interface インテル® FPGA IPデザイン例 ユーザーガイドのアーカイブ
5. High Bandwidth Memory (HBM2) Interface インテル® FPGA IPデザイン例 ユーザーガイドの改訂履歴

3.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPシミュレーション・デザイン例

シミュレーション・デザイン例には、次の主要ブロックが含まれています。
  • シミュレーション例には、合成デザイン例に存在するすべての主要ブロックが含まれています。例えば、トラフィック・ジェネレーターのペアや、High Bandwidth Memory (HBM2) Interface Intel FPGA IPおよび外部コアクロックI/O PLLのインスタンスなどです。このブロックでは、デフォルトでシミュレーション・モデルを抽象化します。これは、高速シミュレーションに適切な場合に行われます。デザイン例には、Efficiency Monitorブロックが含まれる場合もあります。このブロックは、イネーブルした各HBMチャネルに対するものです。Efficiency Monitorブロックでは、特定のHBMチャネルの効率数をシミュレーション終了時に報告します。
  • HBM2メモリーモデル。HBM2プロトコル仕様準拠の汎用モデルとして機能します。多くの場合、HBM2ベンダーでは、シミュレーション・モデルを特定のHBM2コンポーネント向けに提供しており、ウェブサイトからダウンロードできます。
  • シミュレーション・チェッカー。HBM2 IPおよびトラフィック・ジェネレーターからのステータス信号を監視し、全体としての合格または不合格の状態を知らせます。
  • クロックソースおよびリセットソースのインスタンス。Bus Functional Model (BFM) として、リファレンス・クロックおよびリセット信号を生成します。
図 5.  シミュレーション・デザイン例 (Efficiency Monitorがイネーブルの場合)
注: 他のスタイルのメモリー・インターフェイスでは、通常、テストベンチによって合成デザイン例のトップレベル・ファイルがラップされますが、それとは異なり、High Bandwidth Memory (HBM2) Interface Intel FPGA IPの場合は、トラフィック・ジェネレーターおよびHigh Bandwidth Memory (HBM2) Interface Intel FPGA IP以外のコンポーネントのインスタンス化は、トップレベルのテストベンチ・ファイルで行われます。
レベル 2 の表題