I/O PLLの仕様
| シンボル | パラメーター | 条件 | 最小値 | 標準値 | 最大値 | 単位 |
|---|---|---|---|---|---|---|
| fIN | Input clock frequency | -1V | 10 | — | 1,10028 | MHz |
| -2V | 10 | — | 90028 | MHz | ||
| –3V、–3E | 10 | — | 75028 | MHz | ||
| –4F、–4X | 10 | — | 65028 | MHz | ||
| fINPFD | Input clock frequency to the PFD | — | 10 | — | 325 | MHz |
| fVCO | I/O PLL VCO operating range | -1V | 600 | — | 1,600 | MHz |
| -2V | 600 | — | 1,434 | MHz | ||
| –3V、–3E | 600 | — | 1,250 | MHz | ||
| –4F、–4X | 600 | — | 1,067 | MHz | ||
| fCLBW | I/O PLL closed-loop bandwidth | I/OバンクI/O PLL | 0.5 | — | 10 | MHz |
| ファブリック・フィードI/O PLL | 1 | — | 10 | MHz | ||
| tEINDUTY | Input clock or external feedback clock input duty cycle | — | 40 | — | 60 | % |
| fOUT | Output frequency for internal clock (C カウンター) | -1V | — | — | 1,100 | MHz |
| -2V | — | — | 900 | MHz | ||
| –3V、–3E | — | — | 750 | MHz | ||
| –4F、–4X | — | — | 650 | MHz | ||
| fOUT_EXT | Output frequency for external clock output | -1V | — | — | 800 | MHz |
| -2V | — | — | 717 | MHz | ||
| –3V、–3E | — | — | 625 | MHz | ||
| –4F、–4X | — | — | 500 | MHz | ||
| tOUTDUTY | Duty cycle for dedicated external clock output (50%に設定した場合) | fOUT_EXT < 300 MHz | 45 | 50 | 55 | % |
| fOUT_EXT ≥ 300 MHz | 40/45 29 | 50 | 55 29/60 | % | ||
| tFCOMP 30 | External feedback clock compensation time | — | — | — | 5 | ns |
| fDYCONFIGCLK | Dynamic configuration clock for mgmt_clk | — | — | — | 100 | MHz |
| tLOCK | Time required to lock from end-of-device configuration or deassertion of areset | — | — | — | 1 | ms |
| tDLOCK | Time required to lock dynamically (任意の非ポストスケール・カウンター/遅延のスイッチオーバーまたはリコンフィグレーション後) | — | — | — | 1 | ms |
| tPLL_PSERR | Accuracy of PLL phase shift | — | — | — | ±50 | ps |
| tARESET | Minimum pulse width on the areset signal | — | 10 | — | — | ns |
| tINCCJ | Input clock cycle-to-cyle jitter | fREF < 100 MHz 31 | — | — | 750 | ps (p-p) |
| fREF ≥ 100 MHz31 | — | — | 0.15 | UI (p-p) | ||
| tREFPJ | Reference phase jitter (rms) | キャリア周波数: 100 MHz、統合帯域幅は10 kHzから50 MHz | — | — | 1.42 | ps |
| tREFPN | Reference phase noise32 | 10 Hz | — | — | -90 | dBc/Hz |
| 100 Hz | — | — | -100 | dBc/Hz | ||
| 1 kHz | — | — | -110 | dBc/Hz | ||
| 10 kHz | — | — | -120 | dBc/Hz | ||
| 100 kHz | — | — | -130 | dBc/Hz | ||
| 1 MHz | — | — | -138 | dBc/Hz | ||
| 10 MHz | — | — | -142 | dBc/Hz | ||
| 100 MHz | — | — | -144 | dBc/Hz | ||
| tOUTPJ_DC 30 33 | Period jitter for dedicated clock output | fOUT < 100 MHz31 | — | — | 17.5 | mUI (p-p) |
| fOUT ≥ 100 MHz 31 | — | — | 175 | ps (p-p) | ||
| tOUTCCJ_DC 30 33 | Cycle-to-cycle jitter for dedicated clock output | fOUT < 100 MHz 31 | — | — | 17.5 | mUI (p-p) |
| fOUT ≥ 100 MHz 31 | — | — | 175 | ps (p-p) | ||
| tOUTPJ_IO 34 33 | Period jitter for clock output on the regular I/O | fOUT < 100 MHz 31 | — | — | 60 | mUI (p-p) |
| fOUT ≥ 100 MHz 31 | — | — | 600 | ps (p-p) | ||
| tOUTCCJ_IO 34 33 | Cycle-to-cycle jitter for clock output on the regular I/O | fOUT < 100 MHz 31 | — | — | 60 | mUI (p-p) |
| fOUT ≥ 100 MHz 31 | — | — | 600 | ps (p-p) | ||
| tCASC_OUTPJ_DC 30 | Period jitter for dedicated clock output in cascaded PLLs | fOUT < 100 MHz 31 | — | — | 17.5 | mUI (p-p) |
| fOUT ≥ 100 MHz 31 | — | — | 175 | ps (p-p) |
28 この仕様は、I/O最大周波数によって制限されます。達成な可能な最大I/O周波数は、各I/O規格ごとに異なり、またデザインおよびシステム固有の要因に依存します。デザインで適切なタイミング・クロージャーを確認し、特定のデザインとシステム設定に基づくHSPICE/IBISシミュレーションを実行して、システムで達成可能な最大周波数を決定します。
29 fOUT_EXT ≥300 MHzで5％のデューティー・サイクルを達成するには、LVDS SERDES Intel FPGA IPの tx_outclk ポートのみを使用できます。デザイン・ガイドラインの詳細については、 インテル® Agilex™のクロッキングおよびPLLユーザーガイドを参照してください。
30 ファブリック・フィードI/O PLLには適用されません。
31 N = 1の場合、fREFがfIN/Nという仕様が適用されます。
32 上記の表の位相ノイズ数は、100 Mhzのキャリア周波数で測定された最大許容位相ノイズ値です。その他の周波数での位相ノイズ要件を計算するには、次の式、f (MHz) での REFCLK 位相ノイズ = 100 MHzでの REFCLK 位相ノイズ + (20 × log10 (f/100)) を使用します。
33 このジッター仕様には、スペクトラム拡散クロックの影響は含まれていません。ジッター劣化の大きさは、使用されたスペクトラム拡散クロック・プロファイルに大きく依存します。推奨スペクトラム拡散クロック・プロファイルについては、 インテル® Agilex™のクロッキングおよびPLLユーザーガイドを参照してください。
34 外部メモリー・インターフェイス・クロックの出力ジッターの仕様では、異なる測定方法を使用しています。詳細は、 インテル® Agilex™デバイスのメモリー出力クロックジッターの仕様の表に記載されています。