インテル® Agilex™ デバイス・データシート

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ID 683301
日付 6/02/2021
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ドキュメント目次
ドキュメント目次 x
インテル® Agilex™ デバイス・データシート
インテル® Agilex™ デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテルAgilexデバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 1.1.1.3.2. トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流および消費電力 I/Oピンのリーク電流 バスホールド仕様 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップ抵抗 シュミットトリガー入力のヒステリシスの仕様
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/O規格信号の仕様 差動SSTL、HSTL、および差動HSUL I/O規格の仕様 差動POD I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
コア性能の仕様 ペリフェラル性能の仕様 Eタイル・トランシーバーの性能の仕様 Pタイル・トランシーバーの性能の仕様 Rタイル・トランシーバーの性能の仕様 Fタイル・トランシーバーの性能の仕様 HPS性能の仕様
コア性能の仕様 x
クロックツリーの仕様 I/O PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 ローカル温度センサーの仕様 リモート温度ダイオードの仕様 電圧センサーの仕様
ペリフェラル性能の仕様 x
LVDS SERDESの仕様 DPAロック時間の仕様 LVDS SERDESソフトCDR正弦ジッター許容値の仕様 1.2.2.4. ハード・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.5. ソフト・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.6. HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL範囲の仕様 メモリー出力クロックジッターの仕様
Eタイル・トランシーバーの性能の仕様 x
Eタイル・トランシーバーの性能 Eタイル・トランシーバーのリファレンス・クロックの仕様 Eタイルのトランスミッターの仕様 Eタイルのレシーバーの仕様
Pタイル・トランシーバーの性能の仕様 x
Pタイル・トランシーバーの性能 Pタイル・トランシーバーのリファレンス・クロックの仕様 Pタイルのトランスミッターの仕様 Pタイルのレシーバーの仕様
Rタイル・トランシーバーの性能の仕様 x
Rタイル・トランシーバーの性能 Rタイル・トランシーバーのリファレンス・クロックの仕様 Rタイルのトランスミッターの仕様 Rタイルのレシーバーの仕様
Fタイル・トランシーバーの性能の仕様 x
Fタイル・トランシーバーの性能 Fタイル・トランシーバーのリファレンス・クロックの仕様 Fタイルのトランスミッターの仕様 Fタイルのレシーバーの仕様 Fタイルの電気的コンプライアンス
HPS性能の仕様 x
HPSクロックの性能 HPS内部オシレーター周波数 HPS PLLの仕様 HPSコールドリセット HPS SPIのタイミング特性 HPS SD/MMCのタイミング特性 HPS USB UPLIのタイミング特性 HPS Ethernet Media Access Controller (EMAC) のタイミング特性 HPS I2Cのタイミング特性 HPS NANDのタイミング特性 HPSトレースのタイミング特性 HPS GPIOインターフェイス HPS JTAGのタイミング特性 HPSプログラマブルI/Oのタイミング特性
コンフィグレーションの仕様 x
一般的なコンフィグレーションのタイミング仕様 PORの仕様 外部コンフィグレーション・クロックソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon® Streaming (Avalon®-ST) のコンフィグレーション・タイミング コンフィグレーション・ビット・ストリームのサイズ
インテル® Agilex™ デバイス・データシート

用語集

表 103.  用語集
用語 定義
Differential I/O Standards レシーバー入力波形

トランスミッター出力波形
fHSCLK I/O PLL入力クロック周波数
fHSDR LVDS SERDESブロック - 最大/最小LVDSデータ転送レート (fHSDR = 1/TUI)、非DPA
fHSDRDPA LVDS SERDESブロック - 最大/最小LVDSデータ転送レート (fHSDRDPA = 1/TUI）、DPA
J (SERDES係数) LVDS SERDESブロック - デシリアライゼーション・ファクター (パラレル・データ・バス幅)
JTAG Timing Specifications JTAGタイミング仕様

RL レシーバー差動入力ディスクリート抵抗値 (インテルAgilexデバイスの外部)
サンプリング・ウィンドウ (SW) Timing Diagram - データを正しくキャプチャするために有効でなければならない期間です。セットアップ時間とホールド時間は、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。以下はその例です。

シングルエンド電圧リファレンス形式のI/O規格 SSTLおよびHSTL I/OのJEDEC規格は、ACおよびDC入力信号値の両方を定義します。AC値は、レシーバーがそのタイミング仕様を満たす必要がある電圧レベルを示します。DC値は、レシーバーの最終的なロジックステートが明確に定義される電圧レベルを示します。レシーバーの入力がAC値を超えると、レシーバーは新しいロジックステートに変化します。

その後、入力がDCしきい値を超えた状態を継続する限り、新しいロジックステートが維持されます。このアプローチは、入力波形のリンギングが存在する状況で、予測可能なレシーバーのタイミングを提供することを目的としています。

シングルエンド電圧リファレンス形式のI/O規格
tC 高速レシーバー/トランスミッターの入力および出力クロック周期
TCCS (チャネル間スキュー) 同じPLLによって駆動されるチャネル全体のtCOのばらつきやクロックスキューを含む、最速の出力エッジと最も遅い出力エッジ間のタイミング差です。クロックはTCCS測定に含まれます (この表のSWのタイミング図を参照してください)。
tDUTY LVDS SERDESブロック - 高速トランスミッター出力クロック上のデューティー・サイクル
tFALL 信号のHighからLowへの遷移時間 (80～20%)
tINCCJ PLLクロック入力のサイクル間ジッター許容値
tOUTPJ_IO PLLで駆動されるGPIOの周期ジッター
tOUTPJ_DC PLLで駆動される専用クロック出力の周期ジッター
tRISE 信号のLowからHighへの遷移時間 (20～80%)
Timing Unit Interval (TUI) スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために許容されるタイミングバジェット (TUI = 1/(Receiver Input Clock Frequency Multiplication Factor) = tC/w)
VCM(DC) DC Commonモード入力電圧
VICM Commonモード入力電圧: レシーバーにおける差動信号のコモンモード
VICM(DC) VCM(DC) DC Commonモード入力電圧
VID 入力差動電圧振幅 - レシーバーにおける差動伝送の正導体と相補導体間の電圧の差
VDIF(AC) AC差動入力電圧 - スイッチングに必要な最小AC入力差動電圧
VDIF(DC) DC差動入力電圧 - スイッチングに必要な最小DC入力差動電圧
VIH 入力High電圧 - デバイスがロジックHighとして受け入れる、入力に印加される最小正電圧
VIH(AC) 入力HighレベルAC電圧
VIH(DC) 入力HighレベルDC電圧
VIL 入力Low電圧 - デバイスがロジックLowとして受け入れる、入力に印加される最大正電圧
VIL(AC) 入力LowレベルAC電圧
VIL(DC) 入力LowレベルDC電圧
VOCM Commonモード出力電圧 - トランスミッターにおける差動信号のコモンモード
VOD 出力差動電圧振幅 - トランスミッターにおける差動伝送ラインの正導体と相補導体間の電圧の差
VSWING 差動入力電圧
VOX 出力差動クロスポイント電圧
VIX(AC) VIX入力差動クロスポイント電圧
W LVDS SERDESブロック - Clock Boost Factor
レベル 2 の表題