インテルのみ表示可能 — GUID: nik1412546840480
Ixiasoft
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4.1. CvP リビジョンのデザインフロー用デザインの準備
CvP リビジョンのデザインフローでは、I/O リング (ペリフェラル) とFPGA コア・ファブリックに実装された設計要素に別々のビットストリームが必要です。I/O ビットストリームを複数のFPGA コア・ファブリック・ビットストリームで使用するには、リコンフィグレーション可能なコアロジックからペリフェラル要素を分離します。
- I/O リングまたはペリフェラル・パーティションは、次のI/O ペリフェラル・レジスタービットによって制御されます。
- I/O レジスター
- GPIO (汎用I/O)
- トランシーバー
- PLL (フェーズロック・ループ)
- PCI Express 用ハードIP
- 強化メモリーPHY
- GCLK (グローバルクロック)
- RCLK (リージョナル・クロック)
- コア・パーティション:FPGA ファブリックをプログラムするためのコアロジック。コアロジックには、静的コア領域とリコンフィグレーション可能コア領域の両方が含まれます。
- リコンフィグレーション可能領域:この領域は、PCIe リンクがアップして完全に列挙されている間に、ユーザーモードでプログラムすることができます。領域には、FPGA コアイメージ内のLAB、内蔵RAM ブロック、DSP ブロックなど、CRAM によって制御されるリソースのみが含まれている必要があります。GPIO、トランシーバー、PLL、I/O ブロック、PCI Express IP コアのハードIP、またはペリフェラル・イメージに含まれるその他のコンポーネントなどのペリフェラル・コンポーネントを含めることはできません。
- 静的領域:この領域は変更できません。
リコンフィグレーション可能なコアロジックにペリフェラル・コンポーネントが含まれていないことを確認する必要があります。これらの接続に失敗すると、次のQuartus Prime コンパイルエラーが発生します。
Error (142040): Detected illegal nodes in reconfigurable partitions. Only core logic is reconfigurable in this version of the Quartus Prime software.
このデザイン階層は、Quartus Prime のコンパイル後の実際のパーティションを表します。リコンフィグレーション可能なコアロジックにペリフェラル要素が含まれていないことを確認する必要があります。コアロジックとペリフェラル・ロジックの分離は反復のプロセスです。リコンフィグレーション可能なコアロジックから分離する必要があるすべてのペリフェラル・ロジックを見つけるために、いくつかのQuartus Prime コンパイルを実行する必要があります。