V シリーズFPGA デバイスにおけるCvP (プロトコル経由コンフィグレーション) 実装ユーザーガイド

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ID 683889
日付 10/31/2016
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvP を使用したFPGA コンフィグレーション 3. CvP トポロジー 4. デザインの検討事項 5. CvP デザイン例 6. CvP ドライバーとレジスター 7. 追加情報
1. 概要 x
1.1. CvP を使用するメリット 1.2. CvP システム 1.3. CvP モード 1.4. CvP リビジョンのデザインフロー 1.5. CvP トポロジー 1.6. PCI Express に関する追加情報
2. CvP を使用したFPGA コンフィグレーション x
2.1. CvP コンフィグレーション・イメージ 2.2. CvP モード 2.3. CvP 初期化の代案：自律HIP モード 2.4. CvP の圧縮と暗号化機能 2.5. コアイメージの更新 2.6. CvP ピン
2.2. CvP モード x
2.2.1. CvP 初期化モード 2.2.2. CvP 更新モード
2.4. CvP の圧縮と暗号化機能 x
2.4.1. データ圧縮 2.4.2. データ暗号化
3. CvP トポロジー x
3.1. シングル・エンドポイント 3.2. 複数のエンドポイント 3.3. ミックスチェーン
3.3. ミックスチェーン x
3.3.1. 異なるコンフィグレーション・ファイルを使用したスレーブFPGA のコンフィグレーション 3.3.2. 単一のコンフィグレーション・ファイルを使用したスレーブFPGA のコンフィグレーション
4. デザインの検討事項 x
4.1. CvP リビジョンのデザインフロー用デザインの準備 4.2. オープンシステム用CvP のデザイン 4.3. クローズドシステム用CvP のデザイン 4.4. トランシーバー・リコンフィグレーション・コントローラーを含むCvP デザインのクロック接続
4.2. オープンシステム用CvP のデザイン x
4.2.1. FPGA 電源ランプ時間要件 4.2.2. PCIe ウェイクアップ時間要件
4.2.2. PCIe ウェイクアップ時間要件 x
4.2.2.1. CvP 初期化モードのPCIe ウェイクアップ時間要件 4.2.2.2. CvP 更新モードのPCIe ウェイクアップ時間要件
4.2.2.2. CvP 更新モードのPCIe ウェイクアップ時間要件 x
4.2.2.2.1. 推奨されるコンフィグレーション方法 4.2.2.2.2. PCIe ウェイクアップ時間要件の推定
5. CvP デザイン例 x
5.1. CvP 初期化モードのデザイン手順について 5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について 5.3. CvP 更新モードのデザイン手順について 5.4. ハードウェアの立ち上げ 5.5. CvP デバッグ・チェックリスト 5.6. 既知の問題と解決策
5.1. CvP 初期化モードのデザイン手順について x
5.1.1. 高性能リファレンス・デザインのダウンロードと生成 5.1.2. CvP 初期化モード用CvP パラメーターの設定 5.1.3. CvP 初期化モードのデザインのコンパイル 5.1.4. CvP 初期化デザインモード向けSOF ファイルの分割
5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について x
5.2.1. 高性能リファレンス・デザインのダウンロードと生成 5.2.2. トランシーバー・リコンフィグレーション・コントローラーIP コアの既知の問題の回避策 5.2.3. リコンフィグレーション可能なコア領域の代替user_led.v ファイルの作成 5.2.4. CvP 初期化モード用CvP パラメーターの設定 5.2.5. CvP リビジョンのデザインフローを使用したコアロジック領域のCvP リビジョンの作成 5.2.6. CvP リビジョンのデザインフローにおけるBase とcvp_app の両方のリビジョンのコンパイル 5.2.7. CvP リビジョンのデザインフローによるCvP 初期化モードのSOF ファイルの分割
5.3. CvP 更新モードのデザイン手順について x
5.3.1. 高性能リファレンス・デザインのダウンロードと生成 5.3.2. トランシーバー・リコンフィグレーション・コントローラーIP コアの既知の問題の回避策 5.3.3. リコンフィグレーション可能なコア領域の代替user_led.v ファイルの作成 5.3.4. CvP 更新モード用CvP パラメーターの設定 5.3.5. CvP リビジョンのデザインフローを使用したコアロジック領域のCvP リビジョンの作成 5.3.6. CvP 更新モードのデザインのコンパイル 5.3.7. CvP 更新デザインモード向けSOF ファイルの分割 5.3.8. CvP リビジョンのデザインフローによるCvP 更新モードのSOF ファイルの分割
5.4. ハードウェアの立ち上げ x
5.4.1. Windows システムへのJungo WinDriver のインストール 5.4.2. Linux システムへのJungo WinDriver のインストール 5.4.3. Stratix V 開発キットのActive Serial x4 Flash 用のMSEL の変更 5.4.4. CvP イメージのプログラミングとリンクの検証
5.6. 既知の問題と解決策 x
5.6.1. CvP 初期化モードにおけるMSI-X の使用
6. CvP ドライバーとレジスター x
6.1. CvP ドライバーのサポート 6.2. CvP ドライバーのフロー 6.3. CvP のVSEC レジスター
6.3. CvP のVSEC レジスター x
6.3.1. アルテラ定義のVendor Specific Capability Header レジスター 6.3.2. アルテラ定義のVendor Specific Header レジスター 6.3.3. Altera Marker レジスター 6.3.4. CvP Status レジスター 6.3.5. CvP Mode Control レジスター 6.3.6. CvP Data レジスター 6.3.7. CvP Programming Control レジスター 6.3.8. Uncorrectable Internal Error Status Register 6.3.9. Uncorrectable Internal Error Mask Register 6.3.10. Correctable Internal Error Status Register 6.3.11. Correctable Internal Error Mask Register
7. 追加情報 x
7.1. 改訂履歴 7.2. アルテラへのお問い合わせ
1. 概要
2. CvP を使用したFPGA コンフィグレーション
3. CvP トポロジー
4. デザインの検討事項
5. CvP デザイン例
6. CvP ドライバーとレジスター
7. 追加情報

5.4.4. CvP イメージのプログラミングとリンクの検証

CvP 初期化モードでは、ペリフェラル・イメージ (top.periph.jic) をロードしてから、PCIe リンクを使用してコアイメージ (top.core.rbf) をダウンロードする必要があります。JTAG を使用して、選択したCvP 初期化対応 Stratix® V、 Cyclone® V、または Arria® V デバイスに異なるプログラミング・ファイル (つまり.sof/.jic/periph.pof) をロードできます。ハードIP がCvP 初期化ロードで最初に現れるため、JTAG を使用してCvP 初期化イメージの完全ロード (.sof) を有効にすることができます。

JTAG ポートを介してペリフェラル・イメージをロードした後、リンクは予想されるデータレートおよびリンク幅に達するはずです。RW Utilities を使用して、PCIe リンクの状態を確認できます。次に、PCIe リンク上でquartus_cvp コマンドを使用して、コアイメージ (top.core.rbf) を更新できます。

CvP 更新モードでは、最初に.sof または.pof イメージを使用してFPGA をプログラムします。プログラミングが完了すると、FPGA はユーザーモードに入ります。コアイメージ (.core.rbf)、quartus_cvp コマンド、または独自のドライバーをリコンフィグレーションできるようになります。

CvP 機能をプログラムしてテストするには、次の手順に従います。
  1. Stratix V GX FPGA 開発キットをDUT PC のPCI Express スロットに接続し、電源を入れます。アルテラは、開発キットに含まれている外部電源を使用することを推奨しています。
  2. ホストPC 上でQuartus Prime Tools メニューを開き、Programmer を選択します。Programmer が表示されます。
    図 50.  Quartus Prime Programmer 設定
  3. Auto Detect をクリックして、USB Blaster がStratix V FPGA を認識していることを確認します。
  4. 以下の手順に従って、ペリフェラル・イメージをプログラムします。
    1. Stratix V デバイスを選択し、File 列の下のNone を右クリックします。
    2. pcie_quartus_files/top.periph.jic に移動し、Open をクリックします。
    3. Program/Configure 列の下で、5SGXEA7K2 とEPCQ256 を選択します。
    4. EPCQ256 フラッシュにペリフェラル・イメージをプログラムするには、Start をクリックします。
  5. ホストPC が新しいイメージでリンクを再列挙するようにするには、DUT PC を再起動/電源を入れ直します。
  6. RW Utilities または別のシステム・ソフトウェア・ドライバーを使用して、リンクの状態を確認することができます。次の図は、RW Utilities 列挙がBus 01 上のAltera PCIe を含むことを示しています。
    図 51. RW Everything のトランスクリプト
  7. また、予想されるリンクスピードと幅を確認することもできます。ここのGen1 x1 のデザイン例では、次の図は、0x8C のAltera EP Link Capability Register と0x92 のLink Status Register の両方が値0x11 を持つことを示しており、リンクがGen1 x1 として正常に現れることを確認しています。
    図 52. リンクステータスの確認
  8. コアイメージ (top.core.rbf) をFPGA にプログラムするには、次の手順に従います。
    1. DOS command ウィンドウを開きます。
    2. 適切なQuartus Prime のbin インストール・ディレクトリーに変更します。64 ビットと32 ビットの両方のbin ディレクトリーが利用可能です。この例では、C:\altera\13.0 \quartus\bin64 を使用しています。
    3. コアイメージをプログラムするには、次のコマンドを入力します。ベンダーID (vid) とデバイスID (vid) の値は16 進数で、PCI Express IP コアGUI のStratix V ハードIP のDevice Identification Registers タブで指定した値と一致する必要があります。
      quartus_cvp --vid=1172 --did=e001 <path>/top.core.rbf
    4. 以下の図は、成功したCvP プログラミングの結果を示しています。
      図 53. quartus_cvp コマンドのトランスクリプト
    コアイメージをプログラムする独自のソフトウェア・ドライバーを実装する場合は、CvP ユーザーガイドの第6 章のCvP ドライバーのサポートの項を参照してください。
これでテストを実行する準備が整いました。
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レベル 2 の表題