AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線

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ID 683838
日付 10/12/2020
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ドキュメント目次
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1. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線
1. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線 x
1.1. FPGAへの配線をサポートしている インテル® Stratix® 10 HPSペリフェラル 1.2. FPGAへの インテル® Stratix® 10 HPS IPインターフェイスのデザイン例 1.3. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線の改訂履歴
1.2. FPGAへの インテル® Stratix® 10 HPS IPインターフェイスのデザイン例 x
1.2.1. 前提条件 1.2.2. はじめに 1.2.3. Platform Designerでの初期HDLの生成 1.2.4. トップレベル・ファイルの変更 1.2.5. SPIM0のピンの割り当ての追加 1.2.6. ハードウェアのプログラミング・ファイルのコンパイルと生成 1.2.7. U-Bootの構築 1.2.8. QSPIイメージの準備 1.2.9. Linuxの構築 1.2.10. Yocto Rootfsの構築 1.2.11. spidevテストプログラムの構築 1.2.12. SDカードイメージの作成 1.2.13. ボードの起動 1.2.14. SPIM0のテスト
1.2.1. 前提条件 x
1.2.1.1. ハードウェアの要件 1.2.1.2. ソフトウェアの要件
1. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線

1.2.4. トップレベル・ファイルの変更

  1. ghrd_s10_top.v で、SPIに接続するトップレベルの信号を追加します。
    注: 以下では、部分的なビューのみを表示しています。 
    module ghrd_s10_top (
output wire spi_clk,
output wire spi_cs,
output wire spi_mosi,
input  wire spi_miso,
  2. 関連するPlatform Designerのエクスポートされた信号を、トップレベルの信号に接続します。
    注: 以下では、部分的なビューのみを表示しています。 
    qsys_top soc_inst (
.s10_hps_spim0_sclk_out_clk            (spi_clk),
.spi_cs_pio_external_connection_export (spi_cs),
.s10_hps_spim0_mosi_o                  (spi_mosi),
.s10_hps_spim0_miso_i                  (spi_miso),
.s10_hps_spim0_ss_in_n                 (1'b1),
レベル 2 の表題