AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線

ダウンロード PDF
ID 683838
日付 10/12/2020
Public
ドキュメント目次
ドキュメント目次 x
1. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線
1. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線 x
1.1. FPGAへの配線をサポートしている インテル® Stratix® 10 HPSペリフェラル 1.2. FPGAへの インテル® Stratix® 10 HPS IPインターフェイスのデザイン例 1.3. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線の改訂履歴
1.2. FPGAへの インテル® Stratix® 10 HPS IPインターフェイスのデザイン例 x
1.2.1. 前提条件 1.2.2. はじめに 1.2.3. Platform Designerでの初期HDLの生成 1.2.4. トップレベル・ファイルの変更 1.2.5. SPIM0のピンの割り当ての追加 1.2.6. ハードウェアのプログラミング・ファイルのコンパイルと生成 1.2.7. U-Bootの構築 1.2.8. QSPIイメージの準備 1.2.9. Linuxの構築 1.2.10. Yocto Rootfsの構築 1.2.11. spidevテストプログラムの構築 1.2.12. SDカードイメージの作成 1.2.13. ボードの起動 1.2.14. SPIM0のテスト
1.2.1. 前提条件 x
1.2.1.1. ハードウェアの要件 1.2.1.2. ソフトウェアの要件
1. AN 923: インテル® Stratix® 10 HPSペリフェラルのFPGAファブリックへの配線

1.2.5. SPIM0のピンの割り当ての追加

ghrd_1sx280lu2f50e2vg.qsf で、トップレベルの信号を インテル® Stratix® 10 SoC開発キット上の正しいピンに接続し、1.8Vに設定します。 
set_location_assignment PIN_BD28 -to spi_clk
set_location_assignment PIN_BF26 -to spi_cs
set_location_assignment PIN_BC28 -to spi_mosi
set_location_assignment PIN_BE27 -to spi_miso
set_instance_assignment -name IO_STANDARD "1.8 V" -to spi_clk -entity\
 ghrd_s10_top
set_instance_assignment -name IO_STANDARD "1.8 V" -to spi_cs -entity\
 ghrd_s10_top
set_instance_assignment -name IO_STANDARD "1.8 V" -to spi_mosi -entity\
 ghrd_s10_top
set_instance_assignment -name IO_STANDARD "1.8 V" -to spi_miso -entity\
 ghrd_s10_top
レベル 2 の表題