| 更新対象: |
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| インテル® Quartus® Prime デザインスイート 21.1 |
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パーシャル・リコンフィグレーション (PR) 機能では、FPGAの一部のダイナミック・リコンフィグレーションを行いながら、残りのFPGAデザインは引き続き機能させることができます。階層型パーシャル・リコンフィグレーション (HPR) は、パーシャル・リコンフィグレーション (PR) の拡張であり、別の親PRパーティション内に子PRパーティションを含めることができます。子パーティションと親パーティションの両方に複数のペルソナを作成できます。親パーティション内に子パーティションをネストできます。親パーティションをリコンフィグレーションしても、スタティック領域での動作には影響しませんが、親領域の子パーティションがデフォルトの子パーティションのペルソナに置き換えられます。この方法は、複数の機能が同じFPGAデバイスリソースを時分割で共有するシステムで効果的です。
このリファレンス・デザインの実装には、 インテル® Quartus® Prime FPGAの実装フローに関する基本的な知識と、主要な インテル® Quartus® Primeプロジェクト・ファイルに関する知識が必要です。このチュートリアルでは、ワークステーションの PCIe* スロットの外側にあるベンチで、インテルAgilex FシリーズFPGA開発ボードを使用します。