AN 954: 階層型パーシャル・リコンフィグレーションのチュートリアル: インテル® Agilex® FシリーズFPGA開発ボード用

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ID 683687
日付 8/04/2021
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ドキュメント目次
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階層型パーシャル・リコンフィグレーションのチュートリアル インテル® Agilex® FシリーズFPGA開発ボード用
階層型パーシャル・リコンフィグレーションのチュートリアル インテル® Agilex® FシリーズFPGA開発ボード用 x
リファレンス・デザインの概要 リファレンス・デザインの要件 リファレンス・デザイン・ファイル リファレンス・デザインのウォークスルー AN 954: 階層型パーシャル・リコンフィグレーションのチュートリアル インテルAgilex FシリーズFPGA開発ボード用の改訂履歴
リファレンス・デザインのウォークスルー x
ステップ1: はじめに ステップ2: 子レベルのサブモジュールの作成 ステップ3: デザイン・パーティションの作成 ステップ4: PRパーティションに対する配置と配線領域の割り当て ステップ5: ペルソナの定義 ステップ6: リビジョンの作成 ステップ7: ベースリビジョンのコンパイル ステップ8: 親PRパーティションのPR実装リビジョンの準備 ステップ9: 子PRパーティションのPR実装リビジョンの準備 ステップ10: ボードのプログラミング 既存のペルソナの変更 デザインへの新しいペルソナの追加
ステップ6: リビジョンの作成 x
ベース・リビジョン・タイプの設定 実装リビジョンの作成
ステップ10: ボードのプログラミング x
子PR領域のプログラミング
階層型パーシャル・リコンフィグレーションのチュートリアル インテル® Agilex® FシリーズFPGA開発ボード用

ステップ5: ペルソナの定義

このリファレンス・デザインでは、親と子のPRパーティションに5つの個別のペルソナを定義しています。ペルソナを定義してプロジェクトに含めるには、次を実行します。

  1. 4つのSystemVerilogファイルであるblinking_led_child.sv、blinking_led_child_slow.sv、blinking_led_child_empty.sv、および blinking_led_slow.sv を5つのペルソナの作業ディレクトリーに作成します。
    注: インテル® Quartus® Prime Text EditorからSystemVerilogファイルを作成する場合は、ファイルを保存するときにAdd file to current projectオプションをディスエーブルします。
    表 2.  リファレンス・デザインのペルソナ
    ファイル名 説明 コード
    blinking_led_child.sv 子レベルデザインのデフォルトのペルソナです。 
    `timescale 1 ps / 1 ps
`default_nettype none

module blinking_led_child (

   // clock
   input wire clock,
   input wire [31:0] counter,

   // Control signals for the LEDs
   output wire led_three_on

);
   localparam COUNTER_TAP = 23;
   reg led_three_on_r;

   assign led_three_on   = led_three_on_r;
   
   always_ff @(posedge clock) begin
      led_three_on_r   <= counter[COUNTER_TAP];
   end

endmodule
    blinking_led_child_slow.sv LED_THREE の点滅が遅くなります。 
    `timescale 1 ps / 1 ps
`default_nettype none

module blinking_led_child_slow (

   // clock
   input wire clock,
   input wire [31:0] counter,

   // Control signals for the LEDs
   output wire led_three_on
);

   localparam COUNTER_TAP = 27;
   reg led_three_on_r;

   assign led_three_on = led_three_on_r;
   
   always_ff @(posedge clock) begin
      led_three_on_r   <= counter[COUNTER_TAP];
   end

endmodule
    blinking_led_child_empty.sv LED_THREE はONのままです。 
    `timescale 1 ps / 1 ps
`default_nettype none

module blinking_led_child_empty (

   // clock
   input wire clock,
   input wire [31:0] counter,

   // Control signals for the LEDs
   output wire led_three_on

);

   // LED is active low
   assign  led_three_on  = 1'b0;

endmodule
    blinking_led_slow.sv LED_TWO の点滅が遅くなります。 
    `timescale 1 ps / 1 ps
`default_nettype none

module blinking_led_slow(

   // clock
   input wire clock,
   input wire [31:0] counter,

   // Control signals for the LEDs
   output wire led_two_on,
   output wire led_three_on

);

   localparam COUNTER_TAP = 27;

   reg led_two_on_r;
   assign  led_two_on    = led_two_on_r;
   
   // The counter:
   always_ff @(posedge clock) begin
         led_two_on_r <= counter[COUNTER_TAP];
   end


   blinking_led_child u_blinking_led_child(
         .led_three_on           (led_three_on),
         .counter             (counter),
         .clock                  (clock)
   );

endmodule
関連情報
レベル 2 の表題