AN 954: 階層型パーシャル・リコンフィグレーションのチュートリアル: インテル® Agilex® FシリーズFPGA開発ボード用

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ID 683687
日付 8/04/2021
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ドキュメント目次
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階層型パーシャル・リコンフィグレーションのチュートリアル インテル® Agilex® FシリーズFPGA開発ボード用
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リファレンス・デザインの概要 リファレンス・デザインの要件 リファレンス・デザイン・ファイル リファレンス・デザインのウォークスルー AN 954: 階層型パーシャル・リコンフィグレーションのチュートリアル インテルAgilex FシリーズFPGA開発ボード用の改訂履歴
リファレンス・デザインのウォークスルー x
ステップ1: はじめに ステップ2: 子レベルのサブモジュールの作成 ステップ3: デザイン・パーティションの作成 ステップ4: PRパーティションに対する配置と配線領域の割り当て ステップ5: ペルソナの定義 ステップ6: リビジョンの作成 ステップ7: ベースリビジョンのコンパイル ステップ8: 親PRパーティションのPR実装リビジョンの準備 ステップ9: 子PRパーティションのPR実装リビジョンの準備 ステップ10: ボードのプログラミング 既存のペルソナの変更 デザインへの新しいペルソナの追加
ステップ6: リビジョンの作成 x
ベース・リビジョン・タイプの設定 実装リビジョンの作成
ステップ10: ボードのプログラミング x
子PR領域のプログラミング
階層型パーシャル・リコンフィグレーションのチュートリアル インテル® Agilex® FシリーズFPGA開発ボード用

子PR領域のプログラミング

インテルQuartus Prime開発ソフトウェア・プロ・エディションの現在のバージョンでは、 インテル® Agilex® デバイスの互換性のない子PRビットストリームをチェックするメカニズムを提供していません。したがって、親のペルソナと一致するように正しい子のペルソナをプログラムすることが非常に重要です。
インテル® Agilex® デバイスで互換性のないビットストリームをプログラミングすると、次のいずれかになります。
  • PRプログラミングは成功したが、FPGA機能が破損している
  • PRプログラミングが失敗、およびFPGA機能が破損している
FPGAで子PR領域を再プログラムする場合は、親PRペルソナが現在FPGAにあるペルソナと一致する実装リビジョンコンパイルから子PRの.rbf が生成されていることを確認する必要があります。例えば、ベースの blinking_led.sof をFPGAにプログラムすると、親PRペルソナが default になります。子PRペルソナも default です。子PRペルソナを slow ペルソナに変更するには、次のビットストリームの使用を選択できます。
  1. hpr_child_slow.pr_parent_partition.pr_partition.rbf
  2. hpr_parent_slow_child_slow.pr_parent_partition.pr_partition.rbf
この場合、hpr_child_slow.pr_parent_partition.pr_partition.rbf ビットストリームを選択する必要があります。これは、hpr_child_slow.pr_parent_partition.pr_partition.rbf が default の親ペルソナを持つ実装リビジョンによって生成されるためです。hpr_parent_slow_child_slow.pr_parent_partition.pr_partition.rbf を選択すると、PRプログラミングが失敗するか、FPGA機能が破損するか、またはその両方が発生します。
レベル 2 の表題