インテル® Stratix® 10 SEU (Single Event Upset) 緩和 ユーザーガイド

ダウンロード PDF
ID 683602
日付 10/10/2018
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 SEU緩和の概要 2. インテル® Stratix 10® CRAM用の緩和手法 3. インテル® Stratix® 10 SEU緩和実装ガイド 4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 5. インテル® Stratix® 10 Fault Injection Debugger参照事項 6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ 7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴
1. インテル® Stratix® 10 SEU緩和の概要 x
1.1. インテル® Stratix 10® デバイスでのSEUの緩和 1.2. コンフィグレーションRAM 1.3. メモリーブロックの誤り訂正コードのサポート 1.4. トリプル・モジュール・リダンダンシー 1.5. 故障率
2. インテル® Stratix 10® CRAM用の緩和手法 x
2.1. CRAMエラー検出と訂正 2.2. 内部スクラビングとプライオリティー・スクラビング 2.3. SEUセンシティビティー・プロセッシング 2.4. デザイン階層のセンシティビティーの指定 2.5. 機能不調に対するシステムのレスポンスの評価
2.1. CRAMエラー検出と訂正 x
2.1.1. エラー・メッセージ・キュー 2.1.2. SEU_ERRORピンの動作
2.2. 内部スクラビングとプライオリティー・スクラビング x
2.2.1. 内部スクラビング 2.2.2. プライオリティー・スクラビング
2.3. SEUセンシティビティー・プロセッシング x
2.3.1. Advanced SEU Detection IPコア
2.3.1. Advanced SEU Detection IPコア x
2.3.1.1. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.3. SMHのルックアップ
2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング x
2.3.1.2.1. オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー
2.3.1.3. SMHのルックアップ x
2.3.1.3.1. SMHリビジョン4ファイル・フォーマット
2.4. デザイン階層のセンシティビティーの指定 x
2.4.1. 階層タグ付け
2.5. 機能不調に対するシステムのレスポンスの評価 x
2.5.1. インテル® Quartus® Prime のFault Injection Debugger
3. インテル® Stratix® 10 SEU緩和実装ガイド x
3.1. SEU_ERRORピンの設定 3.2. インテル® Quartus® Prime SEUソフトウェアの設定 3.3. プライオリティー・スクラビングの有効化 3.4. 階層タグ付けの実行 3.5. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 3.6. センシティビティー・マップ・ヘッダーのルックアップの実行 3.7. Fault Injection Debuggerの使用
3.7. Fault Injection Debuggerの使用 x
3.7.1. デバイスとFault Injection Debuggerのコンフィグレーション 3.7.2. フォールト・インジェクションの領域制約 3.7.3. エラーの挿入
3.7.3. エラーの挿入 x
3.7.3.1. ランダムな位置へのエラー挿入 3.7.3.2. 特定の位置へのエラー挿入
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 x
4.1. Advanced SEU Detection IPコアのパラメーター設定 4.2. Advanced SEU Detection IPコアのポート
5. インテル® Stratix® 10 Fault Injection Debugger参照事項 x
5.1. Fault Injection Debuggerインターフェイス・パラメーター 5.2. Fault Injection Debuggerのコマンドライン・インターフェイス
1. インテル® Stratix® 10 SEU緩和の概要
2. インテル® Stratix 10® CRAM用の緩和手法
3. インテル® Stratix® 10 SEU緩和実装ガイド
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項
5. インテル® Stratix® 10 Fault Injection Debugger参照事項
6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ
7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴

1.1. インテル® Stratix 10® デバイスでのSEUの緩和

インテル® Stratix 10® SEU緩和機能がシステムに有益な点は次の通りです。

  • システムをつねに正常に機能させます。
  • SEUイベント起因のシステム誤動作を防止します。
  • システムに対してクリティカルなSEUイベントを処理します。
表 1.   インテル® Stratix 10® デバイス向けSEU緩和のエリアとアプローチ
エリア SEU緩和アプローチ
誤り検出訂正 誤り検出訂正 (EDC) 機能を有効にすると、CRAM SEUイベントが検出され、CRAM内容が自動的に訂正されます。
メモリーブロック誤り訂正コードのサポート インテル® Stratix 10® では、M20Kメモリーブロックのデザインに特別なレイアウト手法と誤り訂正コード (ECC) を使用しており、SEU Failures in time (FIT) レートをほぼゼロに低減します。
SEUセンシティビティー・プロセッシング センシティビティー・プロセッシングを使用すると、CRAMビット位置のSEUが、コンパイルされたFPGAのデザイン・ビットストリームファイルの機能に対してクリティカルであるかどうかを識別することができます。
フォールト・インジェクション フォールト・インジェクション機能を使用すると、SEUイベントに対するシステムの反応を検証することができます。これにはCRAMステートを変更してエラーをトリガーします。
階層的タグ付け センシティビティー・プロセッシングおよびフォールト・インジェクションの補完機能。SEUをレポートし、デザインロジックの特定部分へのインジェクションを制約します。
トリプル・モジュール・リダンダンシー（TMR） TMR手法は、ステートマシン等のクリティカルなロジックで実行することができます。
レベル 2 の表題