インテル® Stratix® 10 SEU (Single Event Upset) 緩和 ユーザーガイド

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ID 683602
日付 10/10/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 SEU緩和の概要 2. インテル® Stratix 10® CRAM用の緩和手法 3. インテル® Stratix® 10 SEU緩和実装ガイド 4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 5. インテル® Stratix® 10 Fault Injection Debugger参照事項 6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ 7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴
1. インテル® Stratix® 10 SEU緩和の概要 x
1.1. インテル® Stratix 10® デバイスでのSEUの緩和 1.2. コンフィグレーションRAM 1.3. メモリーブロックの誤り訂正コードのサポート 1.4. トリプル・モジュール・リダンダンシー 1.5. 故障率
2. インテル® Stratix 10® CRAM用の緩和手法 x
2.1. CRAMエラー検出と訂正 2.2. 内部スクラビングとプライオリティー・スクラビング 2.3. SEUセンシティビティー・プロセッシング 2.4. デザイン階層のセンシティビティーの指定 2.5. 機能不調に対するシステムのレスポンスの評価
2.1. CRAMエラー検出と訂正 x
2.1.1. エラー・メッセージ・キュー 2.1.2. SEU_ERRORピンの動作
2.2. 内部スクラビングとプライオリティー・スクラビング x
2.2.1. 内部スクラビング 2.2.2. プライオリティー・スクラビング
2.3. SEUセンシティビティー・プロセッシング x
2.3.1. Advanced SEU Detection IPコア
2.3.1. Advanced SEU Detection IPコア x
2.3.1.1. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.3. SMHのルックアップ
2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング x
2.3.1.2.1. オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー
2.3.1.3. SMHのルックアップ x
2.3.1.3.1. SMHリビジョン4ファイル・フォーマット
2.4. デザイン階層のセンシティビティーの指定 x
2.4.1. 階層タグ付け
2.5. 機能不調に対するシステムのレスポンスの評価 x
2.5.1. インテル® Quartus® Prime のFault Injection Debugger
3. インテル® Stratix® 10 SEU緩和実装ガイド x
3.1. SEU_ERRORピンの設定 3.2. インテル® Quartus® Prime SEUソフトウェアの設定 3.3. プライオリティー・スクラビングの有効化 3.4. 階層タグ付けの実行 3.5. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 3.6. センシティビティー・マップ・ヘッダーのルックアップの実行 3.7. Fault Injection Debuggerの使用
3.7. Fault Injection Debuggerの使用 x
3.7.1. デバイスとFault Injection Debuggerのコンフィグレーション 3.7.2. フォールト・インジェクションの領域制約 3.7.3. エラーの挿入
3.7.3. エラーの挿入 x
3.7.3.1. ランダムな位置へのエラー挿入 3.7.3.2. 特定の位置へのエラー挿入
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 x
4.1. Advanced SEU Detection IPコアのパラメーター設定 4.2. Advanced SEU Detection IPコアのポート
5. インテル® Stratix® 10 Fault Injection Debugger参照事項 x
5.1. Fault Injection Debuggerインターフェイス・パラメーター 5.2. Fault Injection Debuggerのコマンドライン・インターフェイス
1. インテル® Stratix® 10 SEU緩和の概要
2. インテル® Stratix 10® CRAM用の緩和手法
3. インテル® Stratix® 10 SEU緩和実装ガイド
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項
5. インテル® Stratix® 10 Fault Injection Debugger参照事項
6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ
7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴

1.3. メモリーブロックの誤り訂正コードのサポート

ECCではデータエラーの検出と訂正をメモリーの出力で行います。

M20KブロックとeSRAMブロックのみでECC機能をサポートしています。

ECC機能を使用する場合、次の機能は使用できません。

  • バイトイネーブル
  • コヒーレンシー読み出し

M20Kブロック

M20Kブロックの場合、ECCでは、シングルエラー訂正 、ダブル隣接エラー訂正、およびトリプル隣接エラーを32ビットワードで実行しますが、2ビット以上の非隣接エラーの検出または訂正は保証されていません。

M20Kブロックに内蔵されたECCのサポートは、×32幅シンプル・デュアルポート・モードで有効です。

  • ECC機能を使用すると、M20Kの動作は、ECCシンプル・デュアルポート以外のモードに比べて低速になります。ただし、オプションのECCパイプライン・レジスターを出力デコーダーの前で有効にすると、パイプラインECCモード以外のモードと比べて、より高いパフォーマンスが実現可能です。ただし、1サイクルのレイテンシーが追加されます。
  • e (エラー) と ue (訂正不可エラー) の2つのECCステータスフラグ信号によって、M20K ECCステータスが表示されます。ステータスフラグは、メモリーブロックからの通常の出力の一部です。ECCを使用すると、この2つパリティービットへのアクセスはできません。これは、ECCステータスフラグによってパリティービットが置き換えられるからです。

eSRAMブロック

eSRAMブロックの場合、ECCではシングルエラー訂正とダブルエラー検出を64ビットワードで実行します。

eSRAMブロックに内蔵されたECCのサポートは、×64幅シンプル・デュアルポート・モードで有効です。
  • 2つのECCステータスフラグ信号の c{7:0}_error_correct_0 (エラー訂正済み) および c{7:0}_error_detect_0 (エラー検出済み) では、eSRAM ECCステータスを示します。
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