インテル® Stratix® 10 SEU (Single Event Upset) 緩和 ユーザーガイド

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ID 683602
日付 10/10/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 SEU緩和の概要 2. インテル® Stratix 10® CRAM用の緩和手法 3. インテル® Stratix® 10 SEU緩和実装ガイド 4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 5. インテル® Stratix® 10 Fault Injection Debugger参照事項 6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ 7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴
1. インテル® Stratix® 10 SEU緩和の概要 x
1.1. インテル® Stratix 10® デバイスでのSEUの緩和 1.2. コンフィグレーションRAM 1.3. メモリーブロックの誤り訂正コードのサポート 1.4. トリプル・モジュール・リダンダンシー 1.5. 故障率
2. インテル® Stratix 10® CRAM用の緩和手法 x
2.1. CRAMエラー検出と訂正 2.2. 内部スクラビングとプライオリティー・スクラビング 2.3. SEUセンシティビティー・プロセッシング 2.4. デザイン階層のセンシティビティーの指定 2.5. 機能不調に対するシステムのレスポンスの評価
2.1. CRAMエラー検出と訂正 x
2.1.1. エラー・メッセージ・キュー 2.1.2. SEU_ERRORピンの動作
2.2. 内部スクラビングとプライオリティー・スクラビング x
2.2.1. 内部スクラビング 2.2.2. プライオリティー・スクラビング
2.3. SEUセンシティビティー・プロセッシング x
2.3.1. Advanced SEU Detection IPコア
2.3.1. Advanced SEU Detection IPコア x
2.3.1.1. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.3. SMHのルックアップ
2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング x
2.3.1.2.1. オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー
2.3.1.3. SMHのルックアップ x
2.3.1.3.1. SMHリビジョン4ファイル・フォーマット
2.4. デザイン階層のセンシティビティーの指定 x
2.4.1. 階層タグ付け
2.5. 機能不調に対するシステムのレスポンスの評価 x
2.5.1. インテル® Quartus® Prime のFault Injection Debugger
3. インテル® Stratix® 10 SEU緩和実装ガイド x
3.1. SEU_ERRORピンの設定 3.2. インテル® Quartus® Prime SEUソフトウェアの設定 3.3. プライオリティー・スクラビングの有効化 3.4. 階層タグ付けの実行 3.5. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 3.6. センシティビティー・マップ・ヘッダーのルックアップの実行 3.7. Fault Injection Debuggerの使用
3.7. Fault Injection Debuggerの使用 x
3.7.1. デバイスとFault Injection Debuggerのコンフィグレーション 3.7.2. フォールト・インジェクションの領域制約 3.7.3. エラーの挿入
3.7.3. エラーの挿入 x
3.7.3.1. ランダムな位置へのエラー挿入 3.7.3.2. 特定の位置へのエラー挿入
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 x
4.1. Advanced SEU Detection IPコアのパラメーター設定 4.2. Advanced SEU Detection IPコアのポート
5. インテル® Stratix® 10 Fault Injection Debugger参照事項 x
5.1. Fault Injection Debuggerインターフェイス・パラメーター 5.2. Fault Injection Debuggerのコマンドライン・インターフェイス
1. インテル® Stratix® 10 SEU緩和の概要
2. インテル® Stratix 10® CRAM用の緩和手法
3. インテル® Stratix® 10 SEU緩和実装ガイド
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項
5. インテル® Stratix® 10 Fault Injection Debugger参照事項
6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ
7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴

4.2. Advanced SEU Detection IPコアのポート

図 8.  Advanced SEU Detection IPコアのオンチップ・センシティビティー・プロセッシング図
表 6.   Advanced SEU Detection IPコアのオンチップ・センシティビティー・ポート
ポート 幅 入力/出力 詳細
clk 1 入力 ユーザー入力クロック。最大周波数は250MHzです。
reset 1 入力 アクティブHigh のシンクロナス・リセット信号。
busy 1 出力 ロジックHighによって、Advanced SEU Detection IPコアがSEUデータ処理でビジなー状態にあることが示されます。信号がLowになるのは、処理が完了して、 critical_error または noncritical_error 信号がアサートされたときです。
sys_error 1 出力 ロジックHighによって、SEUエラーの取得中にシステムエラーがあったことが示されます。
critical_clear 1 入力 Highにアサートして、最後に処理したSEUデータ入力のエラーレポート (critical_error 、 noncritical_error 、 regions_report 、および seu_data) を消去します。
critical_error 1 出力 ロジックHighによって、SEUエラーがクリティカル領域にあるとSMHルックアップによって判断されたことが示されます。
noncritical_error 1 出力 ロジックHighによって、SEUエラーが非クリティカル領域にあるとSMHルックアップによって判断されたことが示されます。
regions_report 1～32 出力 領域IDによって、SMHルックアップでレポートされたエラーを示します。この信号のポート幅は、Largest ASD region ID usedパラメーターで設定されます。
seu_data 64 出力 表示されるSEUエラーメッセージは、最後に処理されたSEUデータ入力に関するものです。ポートが使用可能なのは、Show raw SEU error messageパラメーターがオンの場合です。 エラーメッセージの詳細については、Error Message Queueを参照してください。
mem_addr 32 出力 バイト・アドレッシング単位のAvalon-MMアドレスバス。
mem_rd 1 出力 Avalon-MM読み出しコントロール信号。
mem_wait 1 入力 Avalon-MM waitrequest信号。
mem_data 32 入力 Avalon-MMデータバス。
mem_datavalid 1 入力 Avalon-MMデータ有効信号。
図 9.  Advanced SEU Detection IPコアのオフチップ・センシティビティー・プロセッシング・ブロック図
表 7.   Advanced SEU Detection IPコアのオフチップ・センシティビティー・ポート
ポート 幅 入力/出力 詳細
clk 1 入力 ユーザー入力クロック。最大周波数は250MHzです。
reset 1 入力 アクティブHigh のシンクロナス・リセット信号。
sys_error 1 出力 ロジックHighによって、SEUエラーの取得中にシステムエラーがあったことが示されます。
seu_avst_data 64 出力 Avalon-STデータ信号。FIFOエントリーからのSEUエラーメッセージを提供します。
seu_avst_valid 1 出力 Avalon-STデータ有効信号。seu_avst_data信号には有効データが含まれています。
seu_avst_ready 1 入力 Avalon-ST ready信号。
関連情報
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