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1. MAX® 10エンベデッド・マルチプライヤ・ブロックの概要
2. MAX® 10エンベデッド・マルチプライヤの機能とアーキテクチャ
3. MAX® 10エンベデッド・マルチプライヤ実装のガイド
4. MAX® 10のLPM_MULT(Multiplier)IPコア・リファレンス
5. MAX® 10のALTMULT_ACCUM(Multiply-Accumulate)IPコア・リファレンス
6. MAX® 10のALTMULT_ADD(Multiply-Adder)IPコア・リファレンス
7. MAX® 10のALTMULT_COMPLEX(Complex Multiplier)IPコア・リファレンス
A. MAX 10エンベデッド・マルチプライヤ・ユーザーガイドのアーカイブ
B. MAX® 10エンベデッド・マルチプライヤ・ユーザーガイドの追加情報
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3.1.1. Verilog HDLプロトタイプの位置
IPコアのVerilog HDLプロトタイプは、以下のVerilogデザイン・ファイル(.v)で確認することができます。
整数演算メガファンクション | ディレクトリ | Verilogデザイン・ファイル(.v) |
---|---|---|
LPM_MULT | < Quartus® Prime installation directory>\eda\synthesis | lpm.v |
|
< Quartus® Prime installation directory>\eda\synthesis | altera_mf.v |