MAX 10エンベデッド・マルチプライヤ・ユーザーガイド

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ID 683467
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10エンベデッド・マルチプライヤ・ブロックの概要 2. MAX® 10エンベデッド・マルチプライヤの機能とアーキテクチャ 3. MAX® 10エンベデッド・マルチプライヤ実装のガイド 4. MAX® 10のLPM_MULT（Multiplier）IPコア・リファレンス 5. MAX® 10のALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス 6. MAX® 10のALTMULT_ADD（Multiply-Adder）IPコア・リファレンス 7. MAX® 10のALTMULT_COMPLEX（Complex Multiplier）IPコア・リファレンス A. MAX 10エンベデッド・マルチプライヤ・ユーザーガイドのアーカイブ B. MAX® 10エンベデッド・マルチプライヤ・ユーザーガイドの追加情報
2. MAX® 10エンベデッド・マルチプライヤの機能とアーキテクチャ x
2.1. エンベデッド・マルチプライヤのアーキテクチャ 2.2. エンベデッド・マルチプライヤの動作モード
2.1. エンベデッド・マルチプライヤのアーキテクチャ x
2.1.1. 入力レジスタ 2.1.2. マルチプライヤ・ステージ 2.1.3. 出力レジスタ
2.2. エンベデッド・マルチプライヤの動作モード x
2.2.1. 18ビット乗算器 2.2.2. 9ビット乗算器
3. MAX® 10エンベデッド・マルチプライヤ実装のガイド x
3.1. IPコアによって生成されるファイル
3.1. IPコアによって生成されるファイル x
3.1.1. Verilog HDLプロトタイプの位置 3.1.2. VHDLコンポーネント宣言の位置
4. MAX® 10のLPM_MULT（Multiplier）IPコア・リファレンス x
4.1. LPM_MULTパラメータ設定 4.2. 信号
5. MAX® 10のALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス x
5.1. ALTMULT_ACCUMパラメータ設定 ALTMULT_ACCUMポート
6. MAX® 10のALTMULT_ADD（Multiply-Adder）IPコア・リファレンス x
6.1. ALTMULT_ADDパラメータ設定 ALTMULT_ADDポート
7. MAX® 10のALTMULT_COMPLEX（Complex Multiplier）IPコア・リファレンス x
7.1. ALTMULT_COMPLEXパラメータ設定 7.2. 信号
B. MAX® 10エンベデッド・マルチプライヤ・ユーザーガイドの追加情報 x
B.1. MAX® 10エンベデッド・マルチプライヤ・ユーザーガイド改訂履歴
1. MAX® 10エンベデッド・マルチプライヤ・ブロックの概要
2. MAX® 10エンベデッド・マルチプライヤの機能とアーキテクチャ
3. MAX® 10エンベデッド・マルチプライヤ実装のガイド
4. MAX® 10のLPM_MULT（Multiplier）IPコア・リファレンス
5. MAX® 10のALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス
6. MAX® 10のALTMULT_ADD（Multiply-Adder）IPコア・リファレンス
7. MAX® 10のALTMULT_COMPLEX（Complex Multiplier）IPコア・リファレンス
A. MAX 10エンベデッド・マルチプライヤ・ユーザーガイドのアーカイブ
B. MAX® 10エンベデッド・マルチプライヤ・ユーザーガイドの追加情報

6.1. ALTMULT_ADDパラメータ設定

オプションにはGeneral、Extra Modes、Multipliersの3つのグループがあります。

表 15.  ALTMULT_ADDパラメータ - General この表は、 MAX® 10デバイスに適用可能なIPコアのパラメータをリストしています。　　　
GUIパラメータ パラメータ 条件 値 説明
What is the number of multipliers? NUMBER_OF_MULTIPLIERS — 1、2、3、または4 マルチプライヤの数を指定します。最大4つのマルチプライヤを指定することができます。
All multipliers have similar configurations — — OnまたはOff すべてのマルチプライヤに同様のコンフィギュレーションを持たせる場合は、このオプションをオンにします。
How wide should the A input buses be? WIDTH_A — 1～256 A入力バスの幅を指定します。
How wide should the B input buses be? WIDTH_B — 1～256 B入力バスの幅を指定します。
How wide should the ‘result’ output bus be? WIDTH_RESULT — 1～256 ‘result’出力バスの幅を指定します。
Create a 4th asynchronous clear input option — — OnまたはOff 4th非同期クリア入力オプションを作成する場合は、このオプションをオンにします。
Create an associated clock enable for each clock — — OnまたはOff 各クロックに関連するクロック・イネーブルを作成する場合は、このオプションをオンにします。
What is the representation format for A inputs? REPRESENTATION_A —
  • 符号あり
  • 符号なし
  • Variable
 A入力の表現形式を指定します。
‘signa’ input controls the sign (1 signed/0 符号なし) PORT_SIGNA Input Representation > What is the representation format for A inputs? = Variable More Options Highの‘signa’入力は符号付きを示し、Lowの‘signa’入力は符号なしを示します。
Register ‘signa’ input — Input Representation > More Options OnまたはOff ‘signa’入力のレジスタをイネーブルする場合は、このオプションをオンにします。
Add an extra pipeline register — Input Representation > More Options OnまたはOff 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。
Input Register > What is the source for clock input? SIGNED_REGISTER_A Input Representation > More Options Clock0～Clock3 クロック入力のソースを指定します。
Input Register > What is the source for asynchronous clear input? SIGNED_ACLR_A Input Representation > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
Pipeline Register > What is the source for clock input? SIGNED_PIPELINE_REGISTER_A Input Representation > More Options Clock0～Clock3 クロック入力のソースを指定します。
Pipeline Register > What is the source for asynchronous clear input? SIGNED_PIPELINE_ACLR_A Input Representation > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
What is the representation format for B inputs? REPRESENTATIONS_B —
  • 符号あり
  • 符号なし
  • Variable
 B入力の表現形式を指定します。
signb’ input controls the sign (1 signed/0 unsigned) PORT_SIGNB Input Representation > What is the representation format for B inputs? = Variable More Options Highの‘signb’入力は符号付きを示し、Lowの‘signb’入力は符号なしを示します。
Register ‘signb’ input — Input Representation > More Options OnまたはOff ‘signb’入力のレジスタをイネーブルする場合は、このオプションをオンにします。
Add an extra pipeline register — Input Representation > More Options OnまたはOff 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。
Input Register > What is the source for clock input? SIGNED_REGISTER_B Input Representation > More Options Clock0～Clock3 クロック入力のソースを指定します。
Input Register > What is the source for asynchronous clear input? SIGNED_ACLR_B Input Representation > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
Pipeline Register > What is the source for clock input? SIGNED_PIPELINE_REGISTER_B Input Representation > More Options Clock0～Clock3 クロック入力のソースを指定します。
Pipeline Register > What is the source for asynchronous clear input? SIGNED_PIPELINE_ACLR_B Input Representation > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
表 16.  ALTMULT_ADDパラメータ - Extra Modes この表は、 MAX® 10デバイスに適用可能なIPコアのパラメータをリストしています。　　　
GUIパラメータ パラメータ 条件 値 説明
Create a shiftout output from A input of the last multiplier — — OnまたはOff A入力からの信号を作成するには、オンにします。
Create a shiftout output from B input of the last multiplier — — OnまたはOff B入力からの信号を作成するには、オンにします。
Register output of the adder unit — — OnまたはOff 加算ユニットのレジスタ出力を作成するには、オンにします。
What is the source for clock input? OUTPUT_REGISTER
  • Outputs Configuration > Register output of the adder unit = On
  • Outputs Configuration > More Options
 Clock0～Clock3 出力レジスタのクロック信号を指定します。
What is the source for asynchronous clear input? OUTPUT_ACLR
  • Outputs Configuration > Register output of the adder unit = On
  • Outputs Configuration > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
What operation should be performed on outputs of the first pair of multipliers? MUTIPLIER1_DIRECTION General > What is the number of multipliers? = 2, 3, or 4
  • Add
  • Subtract
  • Variable
 2番目のマルチプライヤが値を和に加算するか、または和から減算するかを指定します。値はAddおよびSubtractです。Variableが選択されている場合、addnsub1ポートが使用されます。
‘addnsub1’ input controls the operation (1 add/0 sub) — Adder Operation > What operation should be performed on outputs of the first pair of multipliers? = Variable More Options Highの‘addnsub1’入力は加算を示し、Lowの‘addnsub1’入力は減算を示します。
Register ‘addnsub1' input — — OnまたはOff ‘addnsub1’入力のレジスタをイネーブルする場合は、このオプションをオンにします。
Add an extra pipeline register — — OnまたはOff 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。
Input Register > What is the source for clock input? ADDNSUB_MULTIPLIER_REGISTER[1] Adder Operation > More Options Clock0～Clock3 クロック入力のソースを指定します。
Input Register > What is the source for asynchronous clear input? ADDSUB_MULTIPLIER_ACLR[1] Adder Operation > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
Pipeline Register > What is the source for clock input? ADDNSUB_MULTIPLIER_PIPELINE_REGISTER[1] Adder Operation > More Options Clock0～Clock3 クロック入力のソースを指定します。
Pipeline Register > What is the source for asynchronous clear input? ADDNSUB_MULTIPLIER_PIPELINE_ACLR[1] Adder Operation > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
What operation should be performed on outputs of the second pair of multipliers? MUTIPLIER3_DIRECTION General > What is the number of multipliers? = 4 — 4番目およびそれ以降のすべての奇数番号のマルチプライヤが結果の値を合計に加算するか、または合計から減算するかを指定します。値は加算および減算されます。変数が選択されている場合、addnsub3ポートが使用されます。
‘addnsub3’ input controls the sign (1 add/0 sub) - More Options — — — Highの‘addnsub3’入力は加算を示し、Lowの‘addnsub3’入力は減算を示します。
Register ‘addnsub3’ input — — OnまたはOff ‘addnsub3’入力のレジスタをイネーブルする場合は、このオプションをオンにします。
Add an extra pipeline register — — OnまたはOff 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。
Input Register > What is the source for clock input? ADDNSUB_MULTIPLIER_REGISTER[3] Adder Operation > More Options Clock0～Clock3 クロック入力のソースを指定します。
Input Register > What is the source for asynchronous clear input? ADDSUB_MULTIPLIER_ACLR[3] Adder Operation > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
Pipeline Register > What is the source for clock input? ADDNSUB_MULTIPLIER_PIPELINE_REGISTER[3] Adder Operation > More Options Clock0～Clock3 クロック入力のソースを指定します。
Pipeline Register > What is the source for asynchronous clear input? ADDNSUB_MULTIPLIER_PIPELINE_ACLR[3] Adder Operation > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
Which multiplier-adder implementation should be used? DEDICATED_MULTIPLIER_CIRCUITRY —
  • Use the default implementation
  • Use dedicated multiplier circuitry（一部のファミリでは使用できません）
  • Use logic elements
 乗算器・加算器の実装方法を指定します。
表 17.  ALTMULT_ADDパラメータ設定 この表は、 MAX® 10デバイスに適用可能なIPコアのパラメータをリストしています。　　　
GUIパラメータ パラメータ 条件 値 説明
Register input A of the multiplier — — OnまたはOff マルチプライヤのレジスタ入力Aをイネーブルするには、オンにします。
What is the source for clock input? INPUT_REGISTER_A[0..3]
  • Input Configuration > Register input A of the multiplier = On
  • Input Configuration > More Options
 Clock0～Clock3 クロック入力のソースを指定します。
What is the source for asynchronous clear input? INPUT_ACLR_A[0..3]
  • Input Configuration > Register input A of the multiplier = On
  • Input Configuration > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
Register input B of the multiplier — — OnまたはOff マルチプライヤのレジスタ入力Bをイネーブルするには、オンにします。
What is the source for clock input? INPUT_REGISTER_B[0..3]
  • Input Configuration > Register input B of the multiplier = On
  • Input Configuration > More Options
 Clock0～Clock3 クロック入力のソースを指定します。
What is the source for asynchronous clear input? INPUT_ACLR_B[0..3]
  • Input Configuration > Register input B of the multiplier = On
  • Input Configuration > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
What is the input A of the multiplier connected to? INPUT_SOURCE_A[0..3] —
  • Multiplier input
  • Shiftin input
 マルチプライヤの入力Aをマルチプライヤ入力に接続するか、shiftin入力に接続するかを指定します。
What is the input B of the multiplier connected to? INPUT_SOURCE_B[0..3] —
  • Multiplier input
  • Shiftin input
 マルチプライヤの入力Bをマルチプライヤ入力に接続するか、shiftin入力に接続するかを指定します。
Register output of the multiplier — — OnまたはOff マルチプライヤの出力のレジスタをイネーブルするには、オンにします。
What is the source for clock input? MULTIPLIER_REGISTER[]
  • Output Configuration > Register output of the multiplier = On
  • Output Configuration > More Options
 Clock0～Clock3 クロック入力のソースを指定します。
What is the source for asynchronous clear input? MULTIPLIER_ACLR[]
  • Output Configuration > Register output of the multiplier = On
  • Output Configuration > More Options
  • Aclr0～Aclr2
  • None
 非同期クリア入力のソースを指定します。
レベル 2 の表題