インテルのみ表示可能 — GUID: sam1412835835642
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アルテラGPIO IP コアのデータパス
図 1. シングルエンドGPIO の上位レベルの図
| データパス | Register Mode | |||
|---|---|---|---|---|
| Bypass | Simple Register | DDR I/O | ||
| Full-Rate | Half-Rate | |||
| 入力 | データはすべてのDDIO (ダブル・データレートI/O) をバイパスして、遅延エレメントからコアへ送信されます。 | フルレートDDIO は、ハーフレートDDIO をバイパスし、シンプルレジスターとして動作します。フィッターは、エリアとタイミングのトレードオフに応じて、I/O にレジスターをパックするまたはコアにレジスターを実装することを選択します。 | フルレートDDIO は、ハーフレートDDIO をバイパスし、通常のDDIO として動作します。 | フルレートDDIO は通常のDDIO として動作します。ハーフレートDDIO は、フルレートのデータをハーフレートに変換します。 |
| 出力 | データはすべてのDDIO をバイパスして、コアから遅延エレメントに直接送信されます。 | フルレートDDIO は、ハーフレートDDIO をバイパスし、シンプルレジスターとして動作します。フィッターは、エリアとタイミングのトレードオフに応じて、I/O にレジスターをパックするまたはコアにレジスターを実装することを選択します。 | フルレートDDIO は、ハーフレートDDIO をバイパスし、通常のDDIO として動作します。 | フルレートDDIO は通常のDDIO として動作します。ハーフレートDDIO は、フルレートのデータをハーフレートに変換します。 |
| 双方向 | 出力バッファーは、出力ピンと入力バッファーの両方を駆動します。 | フルレートDDIO はシンプルレジスターとして動作します。出力バッファーは出力ピンと入力バッファーの両方を駆動します。 | フルレートDDIO は通常のDDIO として動作します。出力バッファーは出力ピンと入力バッファーの両方を駆動します。入力バッファーは3 つのフリップフロップのセットを駆動します。 | フルレートDDIO は通常のDDIO として動作します。ハーフレートDDIO は、フルレートのデータをハーフレートに変換します。出力バッファーは出力ピンと入力バッファーの両方を駆動します。入力バッファーは3 つのフリップフロップのセットを駆動します。 |
非同期クリアとプリセット信号を使用する場合、すべてのDDIO は同じ信号を共有します。
ハーフレートおよびフルレートDDIO は、別々のクロックに接続します。ハーフレートおよびフルレートDDIO を使用すると、フルレートのクロックは2 倍のハーフレート周波数で動作する必要があります。タイミング要件を満たすために、異なる位相関係を使用できます。