アルテラGPIO IP コアのユーザーガイド

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ID 683136
日付 5/08/2017
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ドキュメント目次
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アルテラGPIO IP コアのユーザーガイド
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アルテラGPIO IP コアの機能 アルテラGPIO IP コアのデータパス アルテラGPIO のインターフェイス信号 リソース使用率とデザインのパフォーマンスの検証 アルテラGPIO のパラメーター設定 レジスターパッキング アルテラGPIO のタイミング アルテラGPIO IP コアのデザイン例 Arria® V、 Cyclone® V、および Stratix® V デバイスのIP マイグレーション・フロー アルテラGPIO IP コアのユーザーガイドのアーカイブ 改訂履歴
アルテラGPIO IP コアのデータパス x
入力パス 出力および出力イネーブルパス
アルテラGPIO のインターフェイス信号 x
共有信号 データ・インターフェイスのためのデータのビット順 入力バスと出力バスの上位ビットおよび下位ビット データ・インターフェイス信号と対応するクロック
アルテラGPIO のタイミング x
タイミング・コンポーネント 遅延エレメント タイミング解析 タイミング・クロージャーのガイドライン
タイミング解析 x
シングル・データレートの入力レジスター フルレートまたはハーフレートDDIO 入力レジスター シングル・データレートの出力レジスター フルレートまたはハーフレートDDIO 出力レジスター
アルテラGPIO IP コアのデザイン例 x
アルテラGPIO 合成可能な Quartus® Prime デザイン例 アルテラGPIO IP コア・シミュレーションのデザイン例
Arria® V、 Cyclone® V、および Stratix® V デバイスのIP マイグレーション・フロー x
ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IP コアの移行 ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
アルテラGPIO IP コアのユーザーガイド

シングル・データレートの入力レジスター

図 12. シングル・データレートの入力レジスター


表 13.  シングル・データレート入力レジスター.sdc コマンドの例
コマンド コマンドの例 説明
create_clock create_clock -name sdr_in_clk -period "100 MHz" sdr_in_clk 入力クロックのクロック設定を作成します。
set_input_delay set_input_delay -clock sdr_in_clk 0.15 sdr_in_data TimeQuest Timing Analyzer に、0.15 ns の入力遅延で入力I/O のタイミングを解析するように指示します。
レベル 2 の表題