アルテラGPIO IP コアのユーザーガイド

ダウンロード PDF
ID 683136
日付 5/08/2017
Public
ドキュメント目次
ドキュメント目次 x
アルテラGPIO IP コアのユーザーガイド
アルテラGPIO IP コアのユーザーガイド x
アルテラGPIO IP コアの機能 アルテラGPIO IP コアのデータパス アルテラGPIO のインターフェイス信号 リソース使用率とデザインのパフォーマンスの検証 アルテラGPIO のパラメーター設定 レジスターパッキング アルテラGPIO のタイミング アルテラGPIO IP コアのデザイン例 Arria® V、 Cyclone® V、および Stratix® V デバイスのIP マイグレーション・フロー アルテラGPIO IP コアのユーザーガイドのアーカイブ 改訂履歴
アルテラGPIO IP コアのデータパス x
入力パス 出力および出力イネーブルパス
アルテラGPIO のインターフェイス信号 x
共有信号 データ・インターフェイスのためのデータのビット順 入力バスと出力バスの上位ビットおよび下位ビット データ・インターフェイス信号と対応するクロック
アルテラGPIO のタイミング x
タイミング・コンポーネント 遅延エレメント タイミング解析 タイミング・クロージャーのガイドライン
タイミング解析 x
シングル・データレートの入力レジスター フルレートまたはハーフレートDDIO 入力レジスター シングル・データレートの出力レジスター フルレートまたはハーフレートDDIO 出力レジスター
アルテラGPIO IP コアのデザイン例 x
アルテラGPIO 合成可能な Quartus® Prime デザイン例 アルテラGPIO IP コア・シミュレーションのデザイン例
Arria® V、 Cyclone® V、および Stratix® V デバイスのIP マイグレーション・フロー x
ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IP コアの移行 ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
アルテラGPIO IP コアのユーザーガイド

遅延エレメント

Quartus® Prime ソフトウェアは、I/O タイミング解析のスラックを最大にするために遅延エレメントを自動的に設定しません。タイミングを閉じる、またはスラックを最大にするには、遅延エレメントを Quartus® Prime 設定ファイル (.qsf) でマニュアルで設定する必要があります。
表 12.  遅延エレメントの.qsf アサインメント遅延エレメントにアクセスするには、以下のアサインメントを.qsf で指定します。
遅延エレメント .qsf アサインメント
入力遅延エレメント 
set_intance_assignment –to <PIN> -name INPUT_DELAY_CHAIN <0..63>
出力遅延エレメント 
set_intance_assignment –to <PIN> -name OUTPUT_DELAY_CHAIN <0..15>
出力イネーブル遅延エレメント 
set_intance_assignment –to <PIN> -name OE_DELAY_CHAIN <0..15>
レベル 2 の表題