アルテラGPIO IP コアのユーザーガイド

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ID 683136
日付 5/08/2017
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ドキュメント目次
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アルテラGPIO IP コアのユーザーガイド
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アルテラGPIO IP コアの機能 アルテラGPIO IP コアのデータパス アルテラGPIO のインターフェイス信号 リソース使用率とデザインのパフォーマンスの検証 アルテラGPIO のパラメーター設定 レジスターパッキング アルテラGPIO のタイミング アルテラGPIO IP コアのデザイン例 Arria® V、 Cyclone® V、および Stratix® V デバイスのIP マイグレーション・フロー アルテラGPIO IP コアのユーザーガイドのアーカイブ 改訂履歴
アルテラGPIO IP コアのデータパス x
入力パス 出力および出力イネーブルパス
アルテラGPIO のインターフェイス信号 x
共有信号 データ・インターフェイスのためのデータのビット順 入力バスと出力バスの上位ビットおよび下位ビット データ・インターフェイス信号と対応するクロック
アルテラGPIO のタイミング x
タイミング・コンポーネント 遅延エレメント タイミング解析 タイミング・クロージャーのガイドライン
タイミング解析 x
シングル・データレートの入力レジスター フルレートまたはハーフレートDDIO 入力レジスター シングル・データレートの出力レジスター フルレートまたはハーフレートDDIO 出力レジスター
アルテラGPIO IP コアのデザイン例 x
アルテラGPIO 合成可能な Quartus® Prime デザイン例 アルテラGPIO IP コア・シミュレーションのデザイン例
Arria® V、 Cyclone® V、および Stratix® V デバイスのIP マイグレーション・フロー x
ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IP コアの移行 ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
アルテラGPIO IP コアのユーザーガイド

改訂履歴

日付 バージョン 変更内容
2017年5月 2017.05.08
  • Use bus-hold circuitry パラメーター・オプションの条件を指定してアルテラGPIO のBuffer パラメーターの表を更新
  • ブランド名を「インテル」に変更
2016年10月 2016.10.31
  • 入力パスの波形を更新
  • din バスとdout バスの上位ビットと下位ビットについて説明するトピックを追加
2016年8月 2016.08.05
  • アルテラGPIO IP コアにダイナミックOCT サポートに関するノートを追加
  • 正確性と明確性を向上させるためにパラメーター設定についてのトピックを更新
  • デザイン例の生成に関するセクションを更新
  • Stratix® V、 Arria® V、および Cyclone® V デバイスからアルテラGPIO IP コアに移行する際のレガシーポートの動作に関するガイドライン・トピックを追加
  • 明確性と参照の容易さを向上させるためにドキュメントを書き直して再構築
  • 表記をQuartus II からQuartus Prime へ変更
2014年8月 2014.08.18
  • タイミング情報を追加
  • レジスターパッキングの情報を追加
  • Use legacy top-level port names という新しいパラメーターを追加
  • レジスターパッキングの情報を追加
  • メガファンクションという用語をIP コアに置換
2013年11月 2013.11.29 初版
レベル 2 の表題