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MIPI動作の概略
D-PHYは、マスタとスレーブ間に同期接続を提供します。PHYをコンフィギュレーションするには、1つのクロックと1つ、もしくは複数の信号が最低でも必要となります。D-PHYは、データ・レーンごとに2本のワイヤ、そしてそのクロック・レーンに2本のワイヤを使用します。このようなレーンは、高速データ・トラフックではHigh-Speed（HS）信号モードでの動作が可能であり、制御が目的の場合であればLow-Power（LP）信号モードで動作可能です。
High-Speed信号モードでサポート可能な最大データ・レートは、トランスミッタ、レシーバ、およびインタコネクトの実装により異なります。具体的には、受動D-PHYに対してはHigh-Speedモードではレーンごとに約500～800 Mbpsのビット・レートが一般的な実装となります。ただし、一部のD-PHYアプリケーションにおいては、レーンごとのビット・レートは最大1.5 Gbpsまで許容可能です。また、Low-Powerモードでの最大データ・レートは、10 Mbpsとなります。
MIPI / D-PHY準拠のデバイスをIntel FPGAに接続する場合、以下の3つの実装方法が選択可能です。
- アクティブ・レベル・シフタとして（Meticom MC2000xおよびMC2090xデバイスなどの）外部D-PHY ASSPを使用する方法
- FPGA汎用I/O（GPIO）を備えたD-PHY準拠の作成にあたって受動抵抗ネットワークを使用する方法
- より高いデータ・レートの達成に向けてFPGAトランシーバI/Oを使用する方法
本アプリケーション・ノートでは、受動抵抗ネットワークを使用することで低消費電力を実現する実装方法について説明します。
D-PHYは、双方向のデータ転送または単方向のデータ転送がサポート可能です。CSI-2プロトコルでは、単方向のデータ転送のみが必要とされます。よって、Intelの低消費電力FPGAに向けたMIPI D-PHY準拠のソリューションの実装は、単方向のデータ転送のみをサポートします。
- 受信インタフェース—FPGA I/Oは、カメラ・センサあるいはImagerなどのMIPI D-PHYトランスミッタ（TX）デバイスからHigh-SpeedまたはLow-Power信号を受信します。
- 送信インタフェース—FPGA I/Oは、HostあるいはDisplayなどのMIPI D-PHYレシーバ（RX）デバイスへHigh-SpeedまたはLow-Power信号を送信します。
High-Speed差動信号とLow-Powerシングル・エンド・シリアル信号は、異なる電気的特性を備えています。本アプリケーション・ノートは、MIPI D-PHY RX/TXをエミュレートする際におけるFPGA I/Oに向けたI/O規格の推奨事項を説明し、FPGA I/OとMIPIインタフェース間の電気的互換性についての情報を提供します。Single-Endedモードは、Low-PowerモードにおいてLVCMOSあるいはHSTL I/O規格を使用し、High-Speedモードにおいては差動I/O規格（LVDS）を使用します。抵抗は互換性を持つD-PHYを作成するために、接続、分離、終端、およびレベル・セットに使用されます。