AN 754:インテル®の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

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ID 683092
日付 4/03/2019
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ドキュメント目次
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AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション
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MIPI D-PHYとは MIPI動作の概略 機能の説明：FPGA受信インタフェースとFPGA送信インタフェース MIPI D-PHY実装に向けたI/O規格 MIPI D-PHYの仕様 FPGA I/O規格の仕様 IBISシミュレーション PCBデザイン・ガイドライン まとめ AN 754のドキュメント改訂履歴：Intel®低コストFPGAのパッシブ抵抗ネットワークを備えたMIPID-PHYソリューション
MIPI D-PHYの仕様 x
レシーバに向けたMIPI D-PHYの仕様 トランスミッタに向けたMIPI D-PHYの仕様
FPGA I/O規格の仕様 x
MIPIレシーバに向けたFPGA I/O規格の仕様 MIPIトランスミッターに向けたFPGA I/O規格の仕様
IBISシミュレーション x
レシーバとしてのFPGA：HS-RXおよびLP-RXモードのシミュレーション レシーバとしてのFPGA：シミュレーション結果 トランスミッタとしてのFPGA：HS-TXおよびLP-TXモードのシミュレーション トランスミッタとしてのFPGA：シミュレーション結果
レシーバとしてのFPGA：シミュレーション結果 x
FPGA As Receiver: Simulation Results Using Cyclone® IV and インテル® Cyclone® 10 LP Devices レシーバとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 レシーバとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
トランスミッタとしてのFPGA：シミュレーション結果 x
トランスミッターとしてのFPGA： Cyclone® IVおよび インテル® Cyclone® 10 LPデバイスを使用したシミュレーション結果 トランスミッタとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 トランスミッタとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

レシーバに向けたMIPI D-PHYの仕様

表 2.  High-Speed MIPI D-PHYレシーバDCの仕様この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYレシーバHigh-Speed信号DCの仕様を示しています。
パラメータ 説明 Min Typical Max 単位
VCMRX(DC) コモンモード電圧高速受信モード 70 — 330 mV
VIDTH 差動入力Highスレッショルド — — 70 mV
VIDTL 差動入力Lowスレッショルド –70 — — mV
VIHHS シングル・エンド入力High電圧 — — 460 mV
VILHS シングル・エンド入力Low電圧 –40 — — mV
VTERM-EN 高速終端イネーブル用シングル・エンド・スレッショルド — — 450 mV
ZID 差動入力インピーダンス 80 100 125 Ω
表 3.  Low-Power MIPI D-PHYレシーバDCの仕様この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYレシーバLow-Power信号DCの仕様を示しています。
パラメータ 説明 Min Typical Max 単位
VIH ロジック1入力電圧 880 — — mV
VIL ロジック0入力電圧。Ultra Low Power（ULP）状態ではありません。 — — 550 mV
レベル 2 の表題