インテルのみ表示可能 — GUID: mcn1448380606073
Ixiasoft
レシーバとしてのFPGA:HS-RXおよびLP-RXモードのシミュレーション
HS-RXおよびLP-RXモードのシミュレーションでは、FPGAは単一のレーンでMIPI D-PHY TX デバイスからのMIPI D-PHY High-Speed信号およびLow-Power信号を受信するレシーバとして機能します。差動終端は、単一レーン内でLVDSペアにおいて300 Ωで固定されています。High-Speedモード終端の複雑な切り替えを避けるには、終端をHighに設定します。終端は伝送線路の特性インピーダンスとは一致しませんが、終端はターゲットとするデータ・レートで必要な信号品質をサポートします。ライン間の300 Ωロードは、Low-Powerモードおよび LP01やLP10ステートでのローディングを最小化します。この2つの固定された直列終端抵抗は、Low-Power信号に対して使用されます。
図 3. レシーバとしてのFPGA:HS-RXおよびLP-RXモードのIBISシミュレーション回路