AN 754:インテル®の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

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ID 683092
日付 4/03/2019
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ドキュメント目次
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AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション
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MIPI D-PHYとは MIPI動作の概略 機能の説明：FPGA受信インタフェースとFPGA送信インタフェース MIPI D-PHY実装に向けたI/O規格 MIPI D-PHYの仕様 FPGA I/O規格の仕様 IBISシミュレーション PCBデザイン・ガイドライン まとめ AN 754のドキュメント改訂履歴：Intel®低コストFPGAのパッシブ抵抗ネットワークを備えたMIPID-PHYソリューション
MIPI D-PHYの仕様 x
レシーバに向けたMIPI D-PHYの仕様 トランスミッタに向けたMIPI D-PHYの仕様
FPGA I/O規格の仕様 x
MIPIレシーバに向けたFPGA I/O規格の仕様 MIPIトランスミッターに向けたFPGA I/O規格の仕様
IBISシミュレーション x
レシーバとしてのFPGA：HS-RXおよびLP-RXモードのシミュレーション レシーバとしてのFPGA：シミュレーション結果 トランスミッタとしてのFPGA：HS-TXおよびLP-TXモードのシミュレーション トランスミッタとしてのFPGA：シミュレーション結果
レシーバとしてのFPGA：シミュレーション結果 x
FPGA As Receiver: Simulation Results Using Cyclone® IV and インテル® Cyclone® 10 LP Devices レシーバとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 レシーバとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
トランスミッタとしてのFPGA：シミュレーション結果 x
トランスミッターとしてのFPGA： Cyclone® IVおよび インテル® Cyclone® 10 LPデバイスを使用したシミュレーション結果 トランスミッタとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 トランスミッタとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

トランスミッタとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果

図 21. MIPI D-PHYレシーバ・ダイにおいて720 Mbpsで計測した インテル® MAX® 10 HS-TXモードのアイ・ダイアグラムTrue（P）信号およびInverted（N）信号は黄とピンクで表示されます。差動信号（P-N）は青で表示されます。
図 22. LP11およびLP00ステートのMIPI D-PHYレシーバ・ダイにおいて10 Mbpsで計測した インテル® MAX® 10 LP-TXモードの波形図DP信号は赤、そしてDN信号は青で表示されます。DN信号（青）はDP信号（赤）と重複しますが、これは両信号が同じステートLP11、LP00）にドライブされているためです。
図 23. LP10およびLP01ステートのMIPI D-PHYレシーバ・ダイにおいて10 Mbpsで計測した インテル® MAX® 10 LP-TXモードの波形図DP信号とDN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。
レベル 2 の表題