インテルのみ表示可能 — GUID: mcn1448375425659
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機能の説明：FPGA受信インタフェースとFPGA送信インタフェース
FPGAに統合されたMIPI D-PHY IPは、1つのクロックと1つあるいは複数のデータ・レーンから成るシリアル・データを送受信することが可能です。データ・レーンは、次の図で示すように単方向モードで受動抵抗ネットワークを介してHigh-Speed信号とLow-Power信号の切り替えが可能です。これは、IPソースやサードパーティIPパートナによってはMIPI CSI-2プロトコル・コントローラに統合されたり、大量のIPブロックとなる場合があります。FPGAロジック内に構築する必要があるD-PHY機能にとって、レーン制御とインタフェース・ロジックは必要不可欠となります。
図 1. FPGA単方向レシーバの実装を表すブロック図この図は、コモン・レジスタ・コンフィギュレーションにおける単一レーン内でのHigh-SpeedモードとLow-Powerモードを表しています。
図 2. FPGA単方向トランスミッタの実装を表すブロック図
この図は、コモン・レジスタ・コンフィギュレーションにおける単一レーン内でのHigh-SpeedモードとLow-Powerモードを表しています。
インタフェースがHigh-Speedモードである場合、MIPI D-PHY RXデバイスは100 Ωの差動終端を表示します。また、ラインのコモン・モードがインタフェースはLow-Powerモードであることを示す場合、100 Ωの終端はHigh Zに切り替えられます。
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