インテル® Quartus® Primeタイミング・アナライザー・クックブック

ID 683081
日付 7/21/2022
Public

インテル® Quartus® Primeタイミング・アナライザー・クックブック

更新対象:
インテル® Quartus® Prime デザインスイート 22.2
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。
このマニュアルでは、デザインシナリオ、タイミング制約のガイドライン、および手法を紹介します。それを活用して、 インテル® Quartus® Prime FPGAデザインのタイミング・パフォーマンスの最適化に役立てることができます。 このような手法を適用するには、 インテル® Quartus® Primeタイミング・アナライザーの基本的な知識と、 Synopsys* Design Constraints (SDC) に関する基本的な理解が必要です。