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1.1. 外部VCXOを備えたトリプルレートSDI IIリファレンス・デザイン
このリファレンス・デザインは、チャネル0 (デュプレックス・モードのSDI II IP) とチャネル1 (トランスミッターとしてコンフィグレーションされたSDI II IP) の2つのチャネルで構成されています。 インテル® Arria® 10デバイスの場合、トランシーバーはSDI II IPの一部ではなくなり、TX PLLはトランシーバーPHYから分離されます。
図 1. 外部VCXOを備えたトリプルレートSDI IIリファレンス・デザインのブロック図この図は、トリプルレートSDI II VCXOリファレンス・デザインのハイレベルのブロック図です。
注: インテル® Arria® 10 トランシーバー・ネイティブPHY IPでは、SDIトリプルレート・デュプレックス・プリセット・オプションは提供しません。これは、RXのみがダイナミック・リコンフィグレーションを必要とするためです。デュプレックス・モードの複数のプロファイルには、不要なTXレジスターが含まれている場合があります。HD-SDIおよび3G-SDIの複数のプロファイルが、ダイナミック・リコンフィグレーション用のSDIトリプルレートRXプリセットで提供されます。 インテル® Arria® 10ネイティブPHY (RX) IPが インテル® Quartus® Primeプロジェクトに追加され、*_CFG0.sv および **_CFG1.sv ファイルが含まれ、SDIトリプルレート・デュプレックス・リコンフィグレーションを正常に機能させます。
ブロック図の各コンポーネントの詳細に関しては、リファレンス・デザインのコンポーネント を参照してください。