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1.3.1. SDIリクロック
図 13. SDリクロックのブロック図
SDIリクロック・コントロール・ロジックでは、カウンター設定をコンフィグレーションして、fPLL出力クロックをリアルタイムで調整します。このとき、FPGAデバイス全体のリコンフィグレーションは行われません。外部VCXOがない環境では、PLLリコンフィグレーション・コントローラーによってコンフィグレーションする必要があるのは、デルタシグマ変調器のMカウンター・フラクショナル値 (KまたはMfrac) のみです。
注: リコンフィグレーションを実行した後は、再キャリブレーションが必要です。
インテル® Arria® 10 fPLLのデルタシグマfPLLアーキテクチャーでは、出力周波数の整数および小数の乗算が可能です。デルタシグマ変調器によってフラクショナル・ノイズを高周波にシフトし、PLLによってノイズを除去します。fPLLでは、分周カウンターとさまざまなVCOタップを使用して、周波数合成と位相シフトを実行します。fPLLがSDIダイレクトモードで動作しているときに確実にロック検出を行うには、外部ロック検出IPロジックが必要です。
リクロック・コントロール・ロジックによるランタイム時のMfrac値の生成は、入力リファレンス信号 (水平同期値パルス (HSYNC)、フレーム・ロック・ステータス、TRSロックステータス、および rx_clkout_is_ntsc_paln) に基づいて行われます。HSYNC信号は、入力ビデオストリームおよびフィードバック信号 (TXとRXクロックアウトの除算値) から抽出されます。
詳細に関しては、リファレンス・デザインのリクロックのソースコードを参照してください。