SDI II インテル FPGA IP

• チャネル0: このチャネルのSDI II IPのインスタンスは、フルデュプレックス動作、およびトリプルレート・ビデオ規格であるSD-SDI、HD-SDI、および3G-SDIをサポートするようにコンフィグレーションされています。

  SDI IIレシーバー、TX PLL、およびTXトランシーバーPHYリセット・コントローラーでは、開発ボードのVCXO (si516) ブロックからの148.5MHz/148.35MHz外部クロックソースを使用します。RXデータは、FIFOバッファーを介してトランスミッターにループバックされます。インターフェイスは、270Mbps、1.485/1.4835Gbps、または2.97/2.967Gbpsで動作するようにコンフィグレーションされています。

• チャネル1: SDI II IPのインスタンスは、トリプルレート・ビデオ規格であるSD-SDI、HD-SDI、および3G-SDIをサポートするトランスミッターとしてコンフィグレーションされています。このインスタンスはビデオソースとして機能し、ビデオストリームの送信を270Mbps (SD)、1.485/1.4835Gbps (HD)、または2.97/2.967Gbps (3G) でトランシーバーのTXピンを介して行います。ビデオ・パターン・ジェネレーターには、このインスタンスへの入力が用意されています。

インテル® Arria® 10 fPLL IPおよび インテル® Arria® 10トランシーバーCMU PLL IPです。 インテル® Arria® 10リファレンス・デザインのバージョン16.0では、CMUとfPLLコアを1つずつ、 インテル® Arria® 10Arria 10 トランシーバー・ネイティブPHY IPのTX PLLとして使用します。

これらのIPコアでは、外部VCXOからの148.5/148.35MHzをチャネル0のTX PLLのリファレンス・クロック周波数として使用し、Si5338 Programmable Oscillatorからのデフォルトの270MHzをチャネル1のTX PLLのリファレンス・クロック周波数として使用します。

位相周波数検出器 (PFD) ブロックは、開発ボード上のVCXO (si516) ブロックからの外部クロックソースを制御して、レシーバーとトランスミッターのデータレート間のPPMの差を最小限に抑えます。この制御は、データのオーバーフローまたはアンダーフローを防ぐために必要です。

ビデオ・パターン・ジェネレーターでは、カラーバーまたは病理学的テストパターンを生成します。カラーバーのコンフィグレーションは、100％ または75％ の振幅として行います。カラーバーのパターンは、画像生成に適したパターンです。病理学的パターンを使用して、接続されているビデオ機器のPLLとケーブル・イコライザーにストレスをかけることができます。このビデオ・パターン・ジェネレーターをコンフィグレーションして、さまざまなビデオ形式をSD/HD/3Gレートで生成することができます。

シンプルなロジックにより、低速クロックを生成してLEDに表示します。

SDI II IOコアです。

チャネル0: このチャネルのSDI II IPのインスタンスは、シンプレックス・モードでコンフィグレーションされ、SD-SDI、HD-SDI、および3G-SDIをサポートします。

このチャネルでは、受信データをデコード、バッファリング、再送信してビデオスコープに表示することにより、レシーバーからトランスミッターへのループバックを行います。受信データは外部信号ジェネレーターから送られてきます。

SDI IIレシーバーでは、148.5MHzの外部クロックを使用します。SDIリクロッキング・ソフト・ロジックでは、fPLL出力クロックを再調整します。fPLLの生成された低ジッター出力クロック (148.5または148.35MHz) は、トランシーバーの入力クロックに直接供給されます。

Arria 10 fPLL IPコアです。

このリファレンス・デザインでは、fPLLコアをArria10トランシーバー・ネイティブPHY IPコアのTX PLLとして使用します。Si5338 Programmable Oscillatorのデフォルトの100MHzをTX PLLのリファレンス・クロック周波数として使用します。

シンプルなロジックにより、低速クロックを生成してLEDに表示します。

ソフト暗号化IPロジックにより、fPLLの信頼性の高いロック検出を提供します。

Arria10トランシーバー・ネイティブPHY IPコアです。リファレンス・デザインでは、このPHY IPコアを使用し、トランシーバーPHYをコンフィグレーションして、SDI IIプロトコルを実装します。PHY IPコアのプリセットには、SDI IIプロトコル用に定義された設定を選択します。プリセットをPHY IPコアに適用するには、プリセット名をダブルクリックします。プリセットを適用すると、PHYパラメーターがインスタンスに応じて設定されます。例えば、SDI 3G PAL presetを選択すると、3G-SDIシングルレート (TXおよびRX) およびトリプルレートTX (データレート係数1/1) のすべてのパラメーターとポートがイネーブルされ、デュプレックス・モードでコンフィグレーションされます。方向は、デザインの必要性に応じて変更できます。

トランシーバーPHYリセット・コントローラーIPコアです。このリセット・コントローラーでは、トランシーバー・リセットのシーケンスを処理します。リセット・コントローラーでは、トランシーバーPHY、TX PLL、またはリセット入力から受信したステータスに応じて、トランシーバーPHYおよびTX PLLに対するTXまたはRXリセット信号を生成します。

このブロックに含まれているデュアルクロックFIFO (DCFIFO) バッファーにより、非同期クロックドメイン (レシーバー・リカバリー・クロックとトランスミッター・クロック・アウト) 間のデータ送信を処理します。レシーバーでは、デコードされたRXデータをこのFIFOバッファーを介してトランスミッターに送信します。レシーバーがロックされると、RXデータはFIFOバッファーに書き込まれます。トランスミッターによるデータの読み出し、エンコード、および送信は、FIFOバッファーの半分が埋まると開始されます。

このブロックに含まれているステートマシンでは、トランシーバーのリコンフィグレーション・プロセスを実行します。このブロックのAvalon-MMリコンフィグレーション・インターフェイスは、Arria10トランシーバー・ネイティブPHYに接続されており、SDI II IPコアのリコンフィグレーションを実行します。このブロックでは、TXとRXの両方のリコンフィグレーションをサポートしますが、このリファレンス・デザインで実装するのは、RXのリコンフィグレーションのみです。