詳細
以下のいずれかのオプションがオンになっている場合に、Cyclone® V、Arria® V、および Stratix® V デバイス向けの外部 PLL モードで使用される場合、Altera_PLL と ALTLVDS_RX メガファンクションまたは ALTLVDS_TX メガファンクションの間に LVDS バッファーを挿入する必要があります。
- PLL のダイナミック・リコンフィグレーションを有効にする
- 動的位相シフト・ポートへのアクセスが可能
- 物理出力クロック・パラメーターを有効にする
解決方法
外部 PLL と ALTLVDS IP の間に中間 LVDS バッファーを追加する方法については、こちらのハウツードキュメントをダウンロードしてください。
ハウツー・ドキュメントはデザイン例を参照しており、Cyclone® V、Arria® V、Stratix® V デバイスごとに VHDL または Verilog でダウンロードできます。