詳細
Quartus® II ソフトウェア・バージョン 12.1 以降の問題により、ALTLVDS_RX インテル FPGA IPを外部フェーズロック・ループ (PLL) モードで使用すると、Cyclone® V デバイスでこのエラーが表示される可能性があります。
エラー: IR FIFO USERDES ブロックノード 「lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2」が「WRITECLK」ポートに正しく接続されていません。以下にリストされている有効なポートのいずれかに接続されている必要があります。情報: ARRIAV_PLL_LVDS_OUTPUT WYSIWYGInfo の LOADEN ポートに接続可能: generic_pll WYSIWYGInfo の OUTCLK ポートに接続可能: CYCLONEV_PLL_LVDS_OUTPUT WYSIWYGInfo の LVDSCLK ポートに接続可能: ARRIAV_CLKENA WYSIWYG の OUTCLK ポートに接続可能
解決方法
この問題を回避するには、rx_inclockポートとrx_enableポート上の外部 PLL と ALTLVDS インスタンスの間に LVDS バッファーを挿入する必要があります。
外部 PLL と ALTLVDS インテル FPGA IP間に中間 LVDS バッファーを追加する方法については、 関連記事 セクションの関連ソリューションを参照してください。