詳細
Quartus® II ソフトウェア・バージョン 12.1 以降の問題により、ALTLVDS_TXメガ機能を外部 PLL モードで使用すると、Stratix® V デバイスでこのエラーが表示される可能性があります。
エラー: SERDES トランスミッター・ノードの「lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|outclock_tx」が「ENABLE0」ポートに正しく接続されていません。以下にリストされている有効なポートのいずれかに接続されている必要があります。情報: stratixv_pll_lvds_output WYSIWYGInfo の LOADEN ポートに接続可能: generic_pll WYSIWYG の OUTCLK ポートに接続可能
解決方法
この問題を回避するには、TX_INCLOCKの外部 PLL と ALTLVDS インスタンスとtx_enableポートの間に LVDS バッファーを挿入する必要があります。
外部 PLL と ALTLVDS IP 間に中間 LVDS バッファーを追加する方法については、以下の記事を参照してください。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 12.1 以降で修正されています。