詳細
Quartus® II ソフトウェア・バージョン 12.1 以降の問題により、外部 PLL モードでALTLVDS_TX インテル® FPGA IPを使用すると、Arria® V デバイスでこのエラーが表示される可能性があります。
エラー: SERDES DPA ブロック・ノードの「lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|arriav_serdes_dpa1」が「TXFCLK」ポートに正しく接続されていません。以下にリストされている有効なポートのいずれかに接続されている必要があります。情報: ARRIAV_PLL_LVDS_OUTPUT WYSIWYGInfo の LVDSCLK ポートに接続可能: GENERIC_PLL WYSIWYG の OUTCLK ポートに接続可能
解決方法
この問題を回避するには、tx_inclockとtx_enableポート上の外部 PLL と ALTLVDS インスタンスの間に LVDS バッファーを挿入する必要があります。
外部 PLL と ALTLVDS インテル FPGA IP間に中間 LVDS バッファーを追加する方法については、関連記事セクションの関連ソリューションを参照してください。