インテル® Stratix® 10 SoC FPGAブート・ユーザーガイド

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ID 683847
日付 11/10/2021
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. FPGA Configuration Firstモード 3. HPS Boot Firstモード 4. コンフィグレーション・ファイルの作成 5. ゴールデン・システム・リファレンス・デザインとデザイン例 6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション 7. インテルStratix 10 SoC FPGAのブートフローのデバッグ A. インテルStratix 10 SoC FPGAブート・ユーザーガイドの改訂履歴
1. 概要 x
1.1. 用語集 1.2. インテルStratix 10 SoC FPGAブートの概要
2. FPGA Configuration Firstモード x
2.1. FPGA Configuration Firstモードのブートフローの概要 2.2. FPGA Configuration Firstモードのシステムレイアウト
2.1. FPGA Configuration Firstモードのブートフローの概要 x
2.1.1. パワーオンリセット (POR) 2.1.2. Secure Device Manager 2.1.3. 第1ステージ・ブートローダー 2.1.4. 第2ステージ・ブートローダー 2.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
2.2. FPGA Configuration Firstモードのシステムレイアウト x
2.2.1. 外部コンフィグレーション・ホストのみ 2.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 2.2.3. 単一のSDMフラッシュ 2.2.4. FPGA Configuration Firstのデュアル・フラッシュ・システム
3. HPS Boot Firstモード x
3.1. ブートフローの概要 3.2. HPS Boot Firstモードのシステムレイアウト
3.1. ブートフローの概要 x
3.1.1. パワーオンリセット (POR) 3.1.2. Secure Device Manager 3.1.3. 第1ステージ・ブートローダー 3.1.4. 第2ステージ・ブートローダー 3.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
3.2. HPS Boot Firstモードのシステムレイアウト x
3.2.1. 外部コンフィグレーション・ホストのみ 3.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 3.2.3. 単一のSDMフラッシュ 3.2.4. HPS Boot Firstのデュアル・フラッシュ・システム
4. コンフィグレーション・ファイルの作成 x
4.1. 概要 4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル 4.3. ブートローダーのソフトウェア・コンパイル 4.4. Programming File Generator 4.5. JTAGを介したコンフィグレーション 4.6. QSPIからのコンフィグレーション 4.7. AVSTを介したコンフィグレーション 4.8. Configuration via Protocol 4.9. リモート・システム・アップデート
4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル x
4.2.1. Device and Pin Options 4.2.2. Platform Designerオプション
4.6. QSPIからのコンフィグレーション x
4.6.1. サポートされているQSPIデバイス 4.6.2. FPGA先行のコンフィグレーション 4.6.3. HPS先行のブート
4.6.2. FPGA先行のコンフィグレーション x
4.6.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.6.3. HPS先行のブート x
4.6.3.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.3.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7. AVSTを介したコンフィグレーション x
4.7.1. FPGA先行のコンフィグレーション 4.7.2. HPS先行のブート
4.7.1. FPGA先行のコンフィグレーション x
4.7.1.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.1.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7.2. HPS先行のブート x
4.7.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.8. Configuration via Protocol x
4.8.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.8.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例 x
5.1. ゴールデン・システム・リファレンス・デザイン 5.2. ブートローダーの例 5.3. 追加のデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション x
6.1. U-BootからのFPGAファブリックのコンフィグレーション 6.2. LinuxからのFPGAファブリックのコンフィグレーション
7. インテルStratix 10 SoC FPGAのブートフローのデバッグ x
7.1. リセット 7.2. Arm* DS* Intel® SoC FPGA Editionを使用したHPSブートローダーのデバッグ 7.3. その他のデバッグに関する考慮事項
7.1. リセット x
7.1.1. HPSリセットピン 7.1.2. L4 Watchdog Timer 0
1. 概要
2. FPGA Configuration Firstモード
3. HPS Boot Firstモード
4. コンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション
7. インテルStratix 10 SoC FPGAのブートフローのデバッグ
A. インテルStratix 10 SoC FPGAブート・ユーザーガイドの改訂履歴

4.8.1. コマンドラインからのコンフィグレーション・ファイルの作成

次の例では、CvP用のコンフィグレーション・ファイルを作成します。 
quartus_pfg -c design.sof design.jic design.rpd design.map \
-o hps_path=fsbl.hex \
-o device=MT25QU128 \
-o flash_loader=1SX280LU2 \
-o mode=ASX4 \
-o bitswap=on \
-o cvp=on
このコマンドの入力ファイルと出力ファイルは、次のとおりです。
  • Input Filesの場合、
    • design.sof
    • fsbl.hex
  • Output Filesの場合、
    • design.periph.jic
    • design.core.rbf
    • design.rpd (オプション)
    • design.map (オプション)
コマンド・パラメーターを以下に一覧表示します。
表 14.  コマンド・パラメーター
パラメーター 説明
hps_path 16進形式のHPS FSBLファイルの位置です。
device ターゲットQSPIデバイス。サポートされているQSPIデバイスに一覧表示されているデバイスを使用するか、グラフィカル・インターフェイスを使用して、使用可能なオプションを特定します。
flash_loader JICをフラッシュに書き込む際に使用されるヘルパーイメージ。これは通常、FPGA部品番号のプリフィクスです。グラフィカル・インターフェイス・モードを使用して、使用可能なオプションを特定します。
mode QSPI用のASX4です。
bitswap 「on」に設定すると、サードパーティー製のツールで使用できるプレーンなバイナリー形式のRPDが作成されます。
cvp 「on」に設定してConfiguration via Protocolをイネーブルします。
注: HPS先行のブートを使用する場合、JICは小さく、ボード上にあるものより小さいQSPIデバイスをターゲットにすることができます。結果のJICファイルをプログラミングすると、警告が表示されますが、結果のファイルサイズと、それに応じて消去およびプログラミング時間が短縮されます。
レベル 2 の表題