インテル® Stratix® 10 SoC FPGAブート・ユーザーガイド

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ID 683847
日付 11/10/2021
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. FPGA Configuration Firstモード 3. HPS Boot Firstモード 4. コンフィグレーション・ファイルの作成 5. ゴールデン・システム・リファレンス・デザインとデザイン例 6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション 7. インテルStratix 10 SoC FPGAのブートフローのデバッグ A. インテルStratix 10 SoC FPGAブート・ユーザーガイドの改訂履歴
1. 概要 x
1.1. 用語集 1.2. インテルStratix 10 SoC FPGAブートの概要
2. FPGA Configuration Firstモード x
2.1. FPGA Configuration Firstモードのブートフローの概要 2.2. FPGA Configuration Firstモードのシステムレイアウト
2.1. FPGA Configuration Firstモードのブートフローの概要 x
2.1.1. パワーオンリセット (POR) 2.1.2. Secure Device Manager 2.1.3. 第1ステージ・ブートローダー 2.1.4. 第2ステージ・ブートローダー 2.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
2.2. FPGA Configuration Firstモードのシステムレイアウト x
2.2.1. 外部コンフィグレーション・ホストのみ 2.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 2.2.3. 単一のSDMフラッシュ 2.2.4. FPGA Configuration Firstのデュアル・フラッシュ・システム
3. HPS Boot Firstモード x
3.1. ブートフローの概要 3.2. HPS Boot Firstモードのシステムレイアウト
3.1. ブートフローの概要 x
3.1.1. パワーオンリセット (POR) 3.1.2. Secure Device Manager 3.1.3. 第1ステージ・ブートローダー 3.1.4. 第2ステージ・ブートローダー 3.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
3.2. HPS Boot Firstモードのシステムレイアウト x
3.2.1. 外部コンフィグレーション・ホストのみ 3.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 3.2.3. 単一のSDMフラッシュ 3.2.4. HPS Boot Firstのデュアル・フラッシュ・システム
4. コンフィグレーション・ファイルの作成 x
4.1. 概要 4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル 4.3. ブートローダーのソフトウェア・コンパイル 4.4. Programming File Generator 4.5. JTAGを介したコンフィグレーション 4.6. QSPIからのコンフィグレーション 4.7. AVSTを介したコンフィグレーション 4.8. Configuration via Protocol 4.9. リモート・システム・アップデート
4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル x
4.2.1. Device and Pin Options 4.2.2. Platform Designerオプション
4.6. QSPIからのコンフィグレーション x
4.6.1. サポートされているQSPIデバイス 4.6.2. FPGA先行のコンフィグレーション 4.6.3. HPS先行のブート
4.6.2. FPGA先行のコンフィグレーション x
4.6.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.6.3. HPS先行のブート x
4.6.3.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.3.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7. AVSTを介したコンフィグレーション x
4.7.1. FPGA先行のコンフィグレーション 4.7.2. HPS先行のブート
4.7.1. FPGA先行のコンフィグレーション x
4.7.1.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.1.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7.2. HPS先行のブート x
4.7.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.8. Configuration via Protocol x
4.8.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.8.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例 x
5.1. ゴールデン・システム・リファレンス・デザイン 5.2. ブートローダーの例 5.3. 追加のデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション x
6.1. U-BootからのFPGAファブリックのコンフィグレーション 6.2. LinuxからのFPGAファブリックのコンフィグレーション
7. インテルStratix 10 SoC FPGAのブートフローのデバッグ x
7.1. リセット 7.2. Arm* DS* Intel® SoC FPGA Editionを使用したHPSブートローダーのデバッグ 7.3. その他のデバッグに関する考慮事項
7.1. リセット x
7.1.1. HPSリセットピン 7.1.2. L4 Watchdog Timer 0
1. 概要
2. FPGA Configuration Firstモード
3. HPS Boot Firstモード
4. コンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション
7. インテルStratix 10 SoC FPGAのブートフローのデバッグ
A. インテルStratix 10 SoC FPGAブート・ユーザーガイドの改訂履歴

6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション

HPSソフトウェアからのFPGAファブリックのコンフィグレーションは、HPS Boot Firstモードを使用している場合にのみサポートされます。

コンフィグレーション・ファイルを作成する際に、フェーズ1 HPSコンフィグレーション・ファイルおよびフェーズ2 FPGAファブリック・コンフィグレーション・ファイルを取得します。通常、2つのファイルは、ハードウェア・プロジェクトのコンパイル時に生じたSOFファイル上で インテル® Quartus® Prime Programming File Generatorを実行した際に作成されます。

フェーズ1およびフェーズ2のコンフィグレーション・ファイルは、次の条件が満たされている場合に、異なるプロジェクトまたは変更されたプロジェクトから取得することも可能です。
  • 両方のファイルの生成に同じProgramming File Generatorバージョンが使用されます。これにより、両方のSDMファームウェア・バージョンが同じになります。
  • 使用される両方のSOFファイルには、同じHPS IO設定とHPS DDR設定があります。
  • FPGAファブリックは、U-BootとLinuxの両方からコンフィグレーションできます。

セクションの内容
U-BootからのFPGAファブリックのコンフィグレーション
LinuxからのFPGAファブリックのコンフィグレーション

レベル 2 の表題