インテル® Stratix® 10 SoC FPGAブート・ユーザーガイド

ダウンロード PDF
ID 683847
日付 11/10/2021
Public
ドキュメント目次
ドキュメント目次 x
1. 概要 2. FPGA Configuration Firstモード 3. HPS Boot Firstモード 4. コンフィグレーション・ファイルの作成 5. ゴールデン・システム・リファレンス・デザインとデザイン例 6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション 7. インテルStratix 10 SoC FPGAのブートフローのデバッグ A. インテルStratix 10 SoC FPGAブート・ユーザーガイドの改訂履歴
1. 概要 x
1.1. 用語集 1.2. インテルStratix 10 SoC FPGAブートの概要
2. FPGA Configuration Firstモード x
2.1. FPGA Configuration Firstモードのブートフローの概要 2.2. FPGA Configuration Firstモードのシステムレイアウト
2.1. FPGA Configuration Firstモードのブートフローの概要 x
2.1.1. パワーオンリセット (POR) 2.1.2. Secure Device Manager 2.1.3. 第1ステージ・ブートローダー 2.1.4. 第2ステージ・ブートローダー 2.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
2.2. FPGA Configuration Firstモードのシステムレイアウト x
2.2.1. 外部コンフィグレーション・ホストのみ 2.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 2.2.3. 単一のSDMフラッシュ 2.2.4. FPGA Configuration Firstのデュアル・フラッシュ・システム
3. HPS Boot Firstモード x
3.1. ブートフローの概要 3.2. HPS Boot Firstモードのシステムレイアウト
3.1. ブートフローの概要 x
3.1.1. パワーオンリセット (POR) 3.1.2. Secure Device Manager 3.1.3. 第1ステージ・ブートローダー 3.1.4. 第2ステージ・ブートローダー 3.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
3.2. HPS Boot Firstモードのシステムレイアウト x
3.2.1. 外部コンフィグレーション・ホストのみ 3.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 3.2.3. 単一のSDMフラッシュ 3.2.4. HPS Boot Firstのデュアル・フラッシュ・システム
4. コンフィグレーション・ファイルの作成 x
4.1. 概要 4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル 4.3. ブートローダーのソフトウェア・コンパイル 4.4. Programming File Generator 4.5. JTAGを介したコンフィグレーション 4.6. QSPIからのコンフィグレーション 4.7. AVSTを介したコンフィグレーション 4.8. Configuration via Protocol 4.9. リモート・システム・アップデート
4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル x
4.2.1. Device and Pin Options 4.2.2. Platform Designerオプション
4.6. QSPIからのコンフィグレーション x
4.6.1. サポートされているQSPIデバイス 4.6.2. FPGA先行のコンフィグレーション 4.6.3. HPS先行のブート
4.6.2. FPGA先行のコンフィグレーション x
4.6.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.6.3. HPS先行のブート x
4.6.3.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.3.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7. AVSTを介したコンフィグレーション x
4.7.1. FPGA先行のコンフィグレーション 4.7.2. HPS先行のブート
4.7.1. FPGA先行のコンフィグレーション x
4.7.1.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.1.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7.2. HPS先行のブート x
4.7.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.8. Configuration via Protocol x
4.8.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.8.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例 x
5.1. ゴールデン・システム・リファレンス・デザイン 5.2. ブートローダーの例 5.3. 追加のデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション x
6.1. U-BootからのFPGAファブリックのコンフィグレーション 6.2. LinuxからのFPGAファブリックのコンフィグレーション
7. インテルStratix 10 SoC FPGAのブートフローのデバッグ x
7.1. リセット 7.2. Arm* DS* Intel® SoC FPGA Editionを使用したHPSブートローダーのデバッグ 7.3. その他のデバッグに関する考慮事項
7.1. リセット x
7.1.1. HPSリセットピン 7.1.2. L4 Watchdog Timer 0
1. 概要
2. FPGA Configuration Firstモード
3. HPS Boot Firstモード
4. コンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション
7. インテルStratix 10 SoC FPGAのブートフローのデバッグ
A. インテルStratix 10 SoC FPGAブート・ユーザーガイドの改訂履歴

2.1.2. Secure Device Manager

インテルStratix 10 SoC FPGAがPORを終了すると、SDMは MSEL[2:0] ピン1 をサンプリングして、ブートソースを特定します。次に、デバイスは選択されたブートソースのインターフェイスに従ってSDM I/Oをコンフィグレーションし、SDMはインターフェイスを介してコンフィグレーション・ビットストリームを取得します。SDMは、次の表に一覧表示されている以下のブートソースからブートできます。
表 3.  インテルStratix 10 SoC FPGAで使用可能なSDMブートソース
SDMブートソース 説明
Avalon-ST (x8/x16/x32) サポートあり
JTAG サポートあり
Active Serial (AS)/ Quad SPI サポートあり。SDMは、アクティブ・シリアル・フラッシュのx4モードおよびMicron* MT25Qフラッシュでのみブートします。サポートされている他のQuad SPIフラッシュデバイスは、x1モードでブートします。コンフィグレーション・ファームウェアがSDMにロードされた後、SDMでは、フラッシュをx4モードに切り替えることができます。
FPGA先行のコンフィグレーション用の一般的なコンフィグレーション・ビットストリームには、以下が含まれます。
  1. SDMのコンフィグレーション・ファームウェア
  2. FPGA I/OおよびHPS外部メモリー・インターフェイス (EMIF) I/Oコンフィグレーション・データ
  3. FPGAコアのコンフィグレーション・データ
  4. HPS FSBLコードおよびFSBLハードウェア・ハンドオフ・バイナリー・データ

SDMは、FPGAコアとI/Oのコンフィグレーションを完了し、HPS FSBLコードおよびHPS FSBLハードウェア・ハンドオフ・バイナリーをHPSオンチップRAMにコピーします。

関連情報
1 MSEL[2:0] ピンは、それぞれ SDM_IO[9]、SDM_IO[7]、SDM_IO[5] ピンと多重化されます。
レベル 2 の表題