インテルのみ表示可能 — GUID: xwp1620321538235
Ixiasoft
4.8. Configuration via Protocol
Configuration via Protocol (CvP) の場合、最初に小さなQSPIフラッシュイメージがコンフィグレーションされ、 PCIe* インターフェイスがすばやく起動します。その後、 PCIe* ホスト・コンピューターは、Core RBFファイルを使用してファブリックをコンフィグレーションします。
図 27. プロトコルを介したコンフィグレーション
次の手順が含まれます。
- ハードウェア・プロジェクトを インテル® Quartus® Primeでコンパイルして、SOFファイルを取得します。
- HPS FSBLソースコードをコンパイルしてHPS FSBL hexファイルを取得するか、事前コンパイルされたファイルを使用します。
- Programming File Generatorを使用して、次のファイルを作成します。
- Peripheral JICファイル: 初期コンフィグレーション・ビットストリーム (ペリフェラル・コンフィグレーション・データとSDMファームウェアを含む) と、 インテル® Quartus® Prime Programmerがビットストリームをフラッシュに書き込むために使用する小さなSDMヘルパー・ファームウェア・イメージが含まれています。
- [オプション] Peripheral RPDファイル: Peripheral JICファイルと同じ初期コンフィグレーション・ビットストリームが、単純なバイナリー形式で含まれています。U-Bootなどのサードパーティー製のプログラマーHPSでフラッシュに書き込むことができます。
- Core RBFファイル: FPGAコンフィグレーション・データが含まれています。後にPCIeホスト・ソフトウェアがファブリックをコンフィグレーションするために使用されます。HPS FSBLは、Core RBFファイルに含まれています。
- [オプション] Mapファイル: 人間が読めるテキスト形式で実際のフラッシュの使用状況を記述します。
- FPGAデバイスは、PCIeインターフェイスを起動する、QSPIフラッシュからの初期ペリフェラル・ビットストリームからコンフィグレーションされます。
- PCIeホストは、後にPCIeを介してコア・ファブリックをコンフィグレーションします。これには、HPS FSBLのダウンロードと実行が含まれます。
注: CvPを使用する場合、FPGA先行のコンフィグレーション・モードのみがサポートされます。