Nios® Vプロセッサーのリファレンス・マニュアル

ダウンロード PDF
ID 683632
日付 3/28/2022
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. このドキュメントについて 2. Nios® V/mプロセッサー 3. Nios® Vユーザーガイドの改訂履歴
1. このドキュメントについて x
1.1. このボードについて
2. Nios® V/mプロセッサー x
2.1. プロセッサー性能ベンチマーク 2.2. プロセッサー・パイプライン 2.3. プロセッサー・アーキテクチャー 2.4. プログラミング・モデル 2.5. コア実装
2.3. プロセッサー・アーキテクチャー x
2.3.1. 汎用レジスター 2.3.2. 算術論理ユニット 2.3.3. コントロール・レジスターおよびステータスレジスター 2.3.4. 例外コントローラー 2.3.5. 割り込みコントローラー 2.3.6. メモリーおよびI/Oの構成 2.3.7. RISC-Vベースのデバッグ・モジュール
2.3.5. 割り込みコントローラー x
2.3.5.1. タイマーおよびソフトウェア割り込みモジュール
2.3.6. メモリーおよびI/Oの構成 x
2.3.6.1. 命令バスおよびデータバス
2.3.6.1. 命令バスおよびデータバス x
2.3.6.1.1. 命令マネージャー・ポート 2.3.6.1.2. データ・マスター・ポート 2.3.6.1.3. アドレス・マップ
2.3.7. RISC-Vベースのデバッグ・モジュール x
2.3.7.1. デバッグモード　 2.3.7.2. デバッグモジュールから停止 2.3.7.3. デバッグの実装　 2.3.7.4. デバッグモードの抽象コマンド 2.3.7.5. ハードウェア/ソフトウェア・インターフェイス
2.4. プログラミング・モデル x
2.4.1. 特権レベル 2.4.2. Control and Status Register (CSR) の動作
2.4.1. 特権レベル x
2.4.1.1. マシンモード（Mモード） 2.4.1.2. デバッグモード（Dモード）
2.4.2. Control and Status Register (CSR) の動作 x
2.4.2.1. コントロール・レジスターおよびステータス・レジスターのマップ
2.5. コア実装 x
2.5.1. インストラクション・セット・リファレンス
1. このドキュメントについて
2. Nios® V/mプロセッサー
3. Nios® Vユーザーガイドの改訂履歴

2.3.6.1.3. アドレス・マップ

Nios® V/m プロセッサー・システムのメモリーとペリフェラルのアドレスマップはデザインに依存します。プロセッサーの一部である4つのアドレスがあります：
  1. リセットアドレス
  2. デバッグ例外アドレス
  3. 例外アドレス
  4. タイマーとソフトウェア割り込みアドレス

システム・コンフィグレーション中にプラットフォーム・デザイナーでリセットアドレスとデバッグ例外アドレスを指定できます。mvtecレジスターに保存されている例外アドレスを変更できます。mvtimeとmtimecmpレジスターはタイマー割り込みとmsipレジスター・ビットはソフトウェア割り込みを制御します。

レベル 2 の表題