ジェネリック・フラッシュ・プログラマー・ユーザーガイド: インテル® Quartus® Primeプロ・エディション

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ID 683495
日付 12/23/2019
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ドキュメント目次
ドキュメント目次 x
1. ジェネリック・フラッシュ・プログラマー・ユーザーガイド インテル® Quartus® Primeプロ・エディション
1. ジェネリック・フラッシュ・プログラマー・ユーザーガイド インテル® Quartus® Primeプロ・エディション x
1.1. サポートされているデバイスおよびコンフィグレーション方法 1.2. Quad SPIフラッシュのバイト・アドレッシング 1.3. ジェネリック・フラッシュ・プログラマーの動作 1.4. ジェネリック・フラッシュ・プログラマー・フローのテンプレート (インテルStratix 10デバイス) 1.5. ジェネリック・フラッシュ・プログラマー・フローのテンプレート (インテルArria 10およびインテルCyclone 10 GX) 1.6. ジェネリック・フラッシュ・プログラマーの設定のリファレンス 1.7. ジェネリック・フラッシュ・プログラマー・ユーザーガイドの改訂履歴 1.8. ジェネリック・フラッシュ・プログラマー・ドキュメント・アーカイブ
1.3. ジェネリック・フラッシュ・プログラマーの動作 x
1.3.1. ジェネリック・フラッシュ・プログラミング (Programming File Generator) 1.3.2. ジェネリック・フラッシュ・プログラミング (Convert Programming Fileダイアログボックス)
1.3.1. ジェネリック・フラッシュ・プログラミング (Programming File Generator) x
1.3.1.1. ステップ1 : プライマリー・デバイス・プログラミング・ファイルの生成 1.3.1.2. ステップ2 : セカンダリー・プログラミング・ファイルの生成 (Programming File Generator) 1.3.1.3. ステップ3 : フラッシュ・メモリー・デバイスのプログラム
1.3.1.2. ステップ2 : セカンダリー・プログラミング・ファイルの生成 (Programming File Generator) x
1.3.1.2.1. ビットストリーム認証のイネーブル (Programming File Generator) 1.3.1.2.2. ビットストリーム暗号化のイネーブル (Programming File Generator) 1.3.1.2.3. 新しいフラッシュ・メモリー・コンフィグレーション・デバイスの定義
1.3.1.2.1. ビットストリーム認証のイネーブル (Programming File Generator) x
1.3.1.2.1.1. 追加の物理的なセキュリティー設定の指定 (Programming File Generator)
1.3.2. ジェネリック・フラッシュ・プログラミング (Convert Programming Fileダイアログボックス) x
1.3.2.1. ステップ1 : プライマリー・デバイス・プログラミング・ファイルの生成 1.3.2.2. ステップ2 : セカンダリー・プログラミング・ファイルの生成 (Convert Programming File) 1.3.2.3. ステップ3 : フラッシュ・メモリー・デバイスのプログラム 1.3.2.4. フラッシュ・メモリー・セクターの完全消去
1.3.2.2. ステップ2 : セカンダリー・プログラミング・ファイルの生成 (Convert Programming File) x
1.3.2.2.1. インテル® Arria® 10およびインテルCyclone 10 GXデバイスのビットストリームの暗号化または圧縮のイネーブル 1.3.2.2.2. 新しいフラッシュ・メモリー・デバイスの定義 1.3.2.2.3. プログラミング・フローの変更
1.4. ジェネリック・フラッシュ・プログラマー・フローのテンプレート (インテルStratix 10デバイス) x
1.4.1. Initializationフローのテンプレート (インテルStratix 10デバイス) 1.4.2. Programフローのテンプレート (インテルStratix 10デバイス) 1.4.3. Eraseフローのテンプレート (インテルStratix 10デバイス) 1.4.4. Verify/Blank-Check/Examineフローのテンプレート (インテルStratix 10デバイス) 1.4.5. Terminationフローのテンプレート (インテルStratix 10デバイス)
1.5. ジェネリック・フラッシュ・プログラマー・フローのテンプレート (インテルArria 10およびインテルCyclone 10 GX) x
1.5.1. Initializationフローのテンプレート (インテルArria 10およびインテルCyclone 10 GX) 1.5.2. Programフローのテンプレート (インテルArria 10およびインテルCyclone 10 GX) 1.5.3. Eraseフローのテンプレート (インテルArria 10およびインテルCyclone 10 GX) 1.5.4. Verify/Blank-Check/Examineフローのテンプレート (インテルArria 10およびインテルCyclone 10 GX) 1.5.5. Terminationフローのテンプレート (インテルArria 10およびインテルCyclone 10 GX) 1.5.6. プログラミング・フローのアクションのプロパティー
1.6. ジェネリック・フラッシュ・プログラマーの設定のリファレンス x
1.6.1. Device and Pin Options 1.6.2. その他のセキュリティー・オプションのダイアログボックス 1.6.3. 入力ファイルタブの設定 (Programming File Generator) 1.6.4. 出力ファイルタブの設定 (Programming File Generator) 1.6.5. Add Partitionダイアログボックス (Programming File Generator) 1.6.6. ビットストリームの共同署名のセキュリティー設定 (Programming File Generator) 1.6.7. Convert Programming Filesダイアログボックス 1.6.8. 圧縮および暗号化の設定 (Convert Programming File) 1.6.9. SOF Data Propertiesダイアログボックス (Convert Programming File) 1.6.10. デバイス選択 (フラッシュローダー) ダイアログボックス　
1. ジェネリック・フラッシュ・プログラマー・ユーザーガイド インテル® Quartus® Primeプロ・エディション

1.3.1.2.1. ビットストリーム認証のイネーブル (Programming File Generator)

ビットストリーム認証には、ルートキーと1つ以上のデザイン署名キーを含むFirst Level Signature Chain (.qky) の生成が必要です。ルートキーは、ベース・セキュリティー機能をイネーブルし、公開署名チェーンを介してデザイン署名キーの認証をします。ルートキーは、eFuse内に、SHA-256またはSHA-384の鍵ハッシュを格納します。
またオプションで、ファームウェアの共同署名機能をイネーブルして、デバイスを実行するコンフィグレーション・ファームウェアのバージョンの署名を要求できます。その後、FPGAデバイスは認証されたファームウェアのロードができるようになります。
注: First Level Signature Chainキーの生成の段階的な説明は、 インテル® Stratix® 10 Device Security User Guideを参照してください。

Assemblerの設定で .qky を指定した後、Assemblerは生成した .sof にFirst Level Signature Chainを追加します。

署名されたコンフィグレーション・ビットストリームを .sof ファイル用に生成するには、Programming File Generatorを使用します。JTAG Indirect Configuration File (.jic) およびRaw Programming Data File (.rpd) フォーマットは、Active Serial (AS) コンフィグレーションに使用可能です。Programmer Object File (.pof) およびRaw Binary File (.rbf) は、 Avalon® Streamingコンフィグレーションに使用可能です。

ビットストリーム認証をイネーブルするには、次の手順に従います。

  1. Intel Stratix 10 Device Security User Guide の説明にあるとおり、ルートキーと1つ以上のデザイン署名キーを含むFirst Level Signature Chain (.qky) を生成します。
  2. コンフィグレーション・ビットストリームにFirst Level Signature Chainを追加するには、Assignments > Device > Device and Pin Options > Securityをクリックし、Quartus key fileのオプションにFirst Level Signature Chain .qky を指定します。
  3. 複数の物理的なデバイス・セキュリティー・オプションをイネーブルするには、Security ページの More Optionsボタンをクリックしてください。その他のセキュリティー・オプションのダイアログボックス ですべてのオプションについて説明しています。
    図 8. Securityタブ (デバイスおよびピンのオプション)
  4. ステップ1 : プライマリー・デバイス・プログラミング・ファイルの生成 の説明にあるとおり、Assemblerでプライマリー・デバイス・プログラミング・ファイルを生成します。プライマリー・デバイス・プログラミング・ファイルには、ファーストレベルの認証をイネーブルするデータが含まれています。
  5. オプションでデバイスのファームウェア認証の共同署名をイネーブルするには、ステップ2 : セカンダリー・プログラミング・ファイルの生成 (Programming File Generator) で説明されるように、次のオプションを使用して .jic または .rbf セカンダリー・プログラミング・ファイルを生成します。
    1. Programming File Generatorで、Propertiesボタンをクリックします。Input File Propertiesのダイアログボックスが表示されます。
      図 9. デバイスのファームウェア認証の共同署名のイネーブル (インテルStratix 10デバイス)
    2. Enable signing toolを Onに設定します。
    3. Private key fileには、ファームウェア共同署名用のデザイン署名キーPrivacy Enhanced Mail Certificatesファイル (.pem) を指定します。このキーは、FPGAデザイン署名キーとは別のものにすることができます。
    4. Co-signed firmwareの場合、Quartus Co-Signed Firmwareファイル (.zip) を指定します。
    5. OKをクリックします。
  6. Programmerを使用して、.jic または .rbf でデバイスをコンフィグレーションします。

セクションの内容
追加の物理的なセキュリティー設定の指定 (Programming File Generator)

関連情報
インテル® Agilex™ デバイスには、まだ使用できないセキュリティーのオプションです。
レベル 2 の表題