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2.1. インテル® Quartus® Primeプロジェクトの理解
2.2. 基本的なプロジェクト情報の表示
2.3. Compilation Dashboardの使用
2.4. Project Settingsの管理
2.5. ロジック・デザイン・ファイルの管理
2.6. タイミング制約の管理
2.7. インテル® FPGA IPコアの紹介
2.8. 他のEDAツールの統合
2.9. プロジェクトのエクスポート、アーカイブ、および移行
2.10. コンパイル結果に影響を与える要因
2.11. プロジェクト管理のベスト・プラクティス
2.12. APIのスクリプト
2.13. プロジェクト管理の改訂履歴
3.1. Quartus IIソフトウェアによるデザイン・プランニング
3.2. デザイン仕様の作成
3.3. 知的財産コアの選択
3.4. システムデザインにおけるPlatform Designerおよびスタンダード・インタフェースの使用
3.5. デバイスの選択
3.6. 開発キット リソース
3.7. デバイス・プログラミング/コンフィグレーションのプランニング
3.8. 消費電力の見積り
3.9. サードパーティー・シミュレーション・ツールの選択
3.10. オンチップ・デバッグ・プランニングのオプション
3.11. デザイン手法とHDLコーディング・スタイル
3.12. 高速合成の実行
3.13. インテル® Quartus® Primeソフトウェアによるデザイン・プランニングの改訂履歴
4.4.1. Verilogコンパイル・ユニットの確認
4.4.2. Entity Auto Discoveryの更新
4.4.3. 各ライブラリーへ個別に異なるVHDL Namespaceの作成
4.4.4. サポートされていないパラメーター・パッシングの削除
4.4.5. 未定義定数をWYSIWYGのインスタンス化から削除
4.4.6. 非標準のプラグマを削除する
4.4.7. 初期値宣言の前にオブジェクト宣言の実行
4.4.8. SystemVerilogファイルでのSystemVerilog機能の制約
4.4.9. Alwaysブロック内でアサインメントの混合使用の回避
4.4.10. 未接続ポートおよび存在しないポートの仕様の回避
4.4.11. 不正なパラメーター範囲の回避
4.4.12. VerilogおよびVHDLタイプのマッピングの更新
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2.7.5.1. 生成されるシステム・シミュレーション・ファイル
インテル® Quartus® Primeソフトウェアは、オプションで、IPコアを生成するときに機能シミュレーション・モデル、任意のテストベンチ(またはサンプルデザイン)、ベンダー固有のシミュレーター・セットアップ・スクリプトを生成します。 IPシミュレーション・ファイルの生成を制御するには:
- サポートされているシミュレーターとIPシミュレーション・ファイル生成のオプションを指定するには、Assignment > Settings > EDA Tool Settings > Simulationをクリックします。
- 新しいIPバリエーションをパラメーター化し、シミュレーション・ファイルの生成を有効にし、IPコア合成ファイルとシミュレーション・ファイルを生成するには、Tools > IP Catalogをクリックします。
- 既存のIPコア・バリエーションのパラメーターを編集し、合成またはシミュレーション・ファイルを再生成するには、View > Project Navigator > IP Componentsをクリックします。
ファイルタイプ | 変更内容 | ファイル名 |
---|---|---|
iシミュレーター・セットアップ・スクリプト | ベンダー固有のスクリプトを使用して、 インテル® FPGA IPモデルとシミュレーション・モデル・ライブラリー・ファイルをコンパイル、精緻化、シミュレートします。 オプションで、個々のIPコアスクリプトを1つのファイルに結合するベンダーごとに生成されたシミュレータセットアップスクリプト。 最上位のシミュレーション・スクリプトから結合スクリプトを入手して、スクリプトのメンテナンスをなくします。 | <my_dir>/aldec/riviera_setup.tcl <my_dir>/cadence/ncsim__setup.sh <my_dir>/xcelium/xcelium_setup.sh <my_dir>/mentor/msim_setup.tcl /simulation/synopsys/vcs/vcs_setup.sh /simulation/synopsys/vcsmx/vcsmx_setup.sh |
注: インテル® FPGA IPコアは、シミュレーションに特化したIP機能シミュレーション・モデルや暗号化されたRTLモデル、あるいはプレーン・テキストのRTLモデルを含む、幅広いシミュレーション・モデルをサポートしています。これらはすべてサイクル精度のモデルです。モデルは、業界標準のVHDLまたはVerilog HDLシミュレーターを使用する、IP コア・インスタンスの高速な機能シミュレーションをサポートしています。一部のコアでは、プレーン・テキストのRTLモデルのみが生成され、そのモデルしかシミュレーションできません。シミュレーション・モデルはシミュレーションのみに使用し、合成やその他の目的のために使用しないでください。これらのモデルを合成に使用すると、機能しないデザインが作成されます。