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2.1. インテル® Quartus® Primeプロジェクトの理解
2.2. 基本的なプロジェクト情報の表示
2.3. Compilation Dashboardの使用
2.4. Project Settingsの管理
2.5. ロジック・デザイン・ファイルの管理
2.6. タイミング制約の管理
2.7. インテル® FPGA IPコアの紹介
2.8. 他のEDAツールの統合
2.9. プロジェクトのエクスポート、アーカイブ、および移行
2.10. コンパイル結果に影響を与える要因
2.11. プロジェクト管理のベスト・プラクティス
2.12. APIのスクリプト
2.13. プロジェクト管理の改訂履歴
3.1. Quartus IIソフトウェアによるデザイン・プランニング
3.2. デザイン仕様の作成
3.3. 知的財産コアの選択
3.4. システムデザインにおけるPlatform Designerおよびスタンダード・インタフェースの使用
3.5. デバイスの選択
3.6. 開発キット リソース
3.7. デバイス・プログラミング/コンフィグレーションのプランニング
3.8. 消費電力の見積り
3.9. サードパーティー・シミュレーション・ツールの選択
3.10. オンチップ・デバッグ・プランニングのオプション
3.11. デザイン手法とHDLコーディング・スタイル
3.12. 高速合成の実行
3.13. インテル® Quartus® Primeソフトウェアによるデザイン・プランニングの改訂履歴
4.4.1. Verilogコンパイル・ユニットの確認
4.4.2. Entity Auto Discoveryの更新
4.4.3. 各ライブラリーへ個別に異なるVHDL Namespaceの作成
4.4.4. サポートされていないパラメーター・パッシングの削除
4.4.5. 未定義定数をWYSIWYGのインスタンス化から削除
4.4.6. 非標準のプラグマを削除する
4.4.7. 初期値宣言の前にオブジェクト宣言の実行
4.4.8. SystemVerilogファイルでのSystemVerilog機能の制約
4.4.9. Alwaysブロック内でアサインメントの混合使用の回避
4.4.10. 未接続ポートおよび存在しないポートの仕様の回避
4.4.11. 不正なパラメーター範囲の回避
4.4.12. VerilogおよびVHDLタイプのマッピングの更新
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2.9.1.3. デザイン・パーティションのエクスポート
デザイン・パーティションは、論理的な名前付き階層境界割り当てです。 合成または最終コンパイル・スナップショットの結果を保存するパーティションを作成できます。 パーティションを作成する前に、デザイン階層を精緻化する必要があります。 デザイン・パーティション・ウィンドウでは、プロジェクトのすべてのデザイン・パーティションを表示および変更できます。 Compilerは、編集可能なデフォルトのパーティション名を割り当てます。 すべてのデザイン・パーティション名は一意でなければならず、英数字とアンダースコア(_)文字のみで構成できます。 スナップショットは、各コンパイル段階の結果を保存します。 別のプロジェクトでスナップショットを再使用するには、スナップショットをデザイン・パーティションとしてエクスポートします。
インターフェイスをエクスポートするために、次のステップに従います。
- デザイン階層を完成させるには、Processing > Start > Start Analysis & Synthesisをクリックします。
- Assignments > Design Partitions Windowをクリックします。 プロジェクトに1つまたは複数のデザイン・パーティションを定義します。
以下のオプションが提供されています。
- エクスポートするコンパイル(スナップショット)の段階に応じて、合成またはFitter(Processing > Start > Start Fitter))、またはフルコンパイル(Processing > Start Compilation)を実行します。
- Project > Export Design Partitionをクリックします。 Design Partition名とエクスポート用のSnapshotコンパイルを選択します。
- エンティティー向け.sdcファイルをエクスポートされた.qdbに含めるには、Include entity-bound SDC files for the selected partitionをオンにします。
図 24. デザイン・パーティションのプランニング