2.3.3. 電源ネットと過渡仕様
表 10 で提供されるレール過渡は、ボードレベルのデザインおよびシミュレーションに使用されます。PCBレベルのPDNシステムのシミュレーションおよびデザイン用には、以下のFPGAパッケージボールで推奨される負荷スルーレートとステップ負荷を選択します。表 10 は、FPGAパッケージピンでの最大許容ステップ負荷を示しています。表 10 の推奨ステップ負荷は、時間領域シミュレーション用のEDAツールのPCBポストレイアウト・モデル (パッケージとシリコン/ダイモデルを除いたデカップリング・コンデンサーと電圧レギュレーター・モデルを含む) とともに、FPGAパッケージボールに接続されます。これは、FPGAパッケージボールで表 9 のそれぞれの電源ネットのレール許容誤差を満たすためです。
表 10 は、パッケージボールでの推奨ステップ負荷およびステップ負荷のスルーレートを示しています。
注: 表 10 に示されているステップ負荷は、FPGAとタイルでの通常のアプリケーションおよびワーストケースの動作用です。PTCのターゲット電源レールのダイナミック電流が表 10 のステップ負荷よりも小さい場合は、ステップ負荷をスケーリングすることも可能です。
他のパッケージの最も悪いステップ負荷に対処するために、AGF006/AGF008デバイスパッケージ用の表 10 にある推奨AGF012/AGF014ステップ負荷を使用することもできます。AGF006/AGF008デバイスパッケージでは、中程度のコア/ファブリック・サイズのAGF012/AGF014デバイスと比較して、 インテル® Agilex™ デバイスファミリーの中で最小のファブリック/コアを備えています。そのため、 インテル® は、AGF006/AGF008デバイス用にAGF012/AGF014ステップ負荷を採用することをお勧めします (ただし、少し非現実的かもしれません)。これらのパッケージの詳細は、将来の表 10 に記載されます。同じ理由で、AGF019/AGI019デバイスパッケージ用に、表 10 のAGF027/AGF023/AGF022/AGI027/AGI023/AGI022ステップ負荷 (大きなコア/ファブリック・パッケージのアドレス指定) を使用することもできます。
| パッケージの電源レール | パッケージボールにて (ステップ負荷) | パッケージボールでのDI/dt (ボードデザイン用) - スルーレート | 注記 |
|---|---|---|---|
| DI (A) - ステップ負荷 | DI/dt (A/µs) - スルーレート | ||
| VCC/VCCP Core: AGF012/AGF014 | 17 | 200 | ステップ負荷は、コア使用率80%、DSP 80%、およびM20K使用率30%に基づく、デザインにおける最も悪いステップ負荷です。トグル率は15%と想定されます。 |
| VCC/VCCP Core: AGF012/AGF014 (低電力シナリオ) | 12 | 141 | 低電力シナリオの場合、最大電流は70 Aです。 |
| VCC/VCCP Core: AGF019/AGF023およびAGI019/AGI023 | 30.5 | 305 | ステップ負荷は、コア使用率80%、DSP 80%、およびM20K使用率30%に基づく、デザインにおける最も悪いステップ負荷です。トグル率は15%と想定されます。 |
| VCC/VCCP Core: AGF027/AGF022およびAGI027/AGI022 | 32.5 | 325 | ステップ負荷は、コア使用率80%、DSP 80%、およびM20K使用率30%に基づく、デザインにおける最も悪いステップ負荷です。トグル率は15%と想定されます。 |
| VCCPT | 2.4 | 12 | — |
| VCCPT (低電力シナリオ) | 0.22 | 1.1 | 低電力シナリオの場合、最大電流は0.8 Aです。 |
| VCCIO_PIO | 0.645 | 10.8 | 現在の仕様はI/Oバンクごとです。各I/Oバンクは、96 x I/Oで構成されています。複数のI/Oバンクが同じ電圧レギュレーターに接続できますが、現在の仕様ではI/Oバンクごととなります。 |
| VCCH | 1.12 | 4.8 | 各AIB Bridgeごとのパッケージボールでのステップ電流。AIB Bridgeの数は、パッケージ内のタイルの数に基づいて計算されます。 |
| VCCRT_GXE | 0.88 | 35.2 | Eタイルごと |
| VCCRT_GXE (低電力シナリオ) | 0.44 | 5.86 | Eタイルの2クワッドあたり、低電力シナリオの場合、最大電流は3 Aです。 |
| VCCRTPLL_GXE | 0.3 | 6 | Eタイルごと |
| VCC_HSSI_GXP | 1.6 | 20 | Pタイルごと |
| VCC_HSSI_GXP (低電力シナリオ) | 1.0 | 10 | Pタイルごとで、低電力シナリオの場合、最大電流は3.5 Aです。 |
| VCCRT_GXP | 1.56 | 14.85 | ステップ負荷が最も遅く、電流振幅は最大になります。Pタイルごとです。 |
| 0.5 | 10 | ステップ負荷が最も速く、電流振幅は最も遅くなります。Pタイルごとです。 | |
| VCCRT_GXP (低電力シナリオ) | 0.3 | 6 | Pタイルの2クワッドあたり、低電力シナリオの場合、最大電流は1.5 Aです。 |
| VCCH_GXP | 0.37 | 50 | Pタイルごと |
| VCCH_GXP (低電力シナリオ) | 0.2 | 50 | Pタイルごとで、低電力シナリオの場合、最大電流は0.7 Aです。 |
| VCC_HSSI_GXF | 0.825 | 30.55 | Fタイルごと |
| VCCERT_FGT_GXF | 0.228 | 22.8 | 単一のFGTあたり - Fタイルチャネル |
| 0.935 | 1.33 | 8 x FGTの場合 - Fタイルチャネル | |
| 1.87 | 1.24 | 16 x FGTの場合 - Fタイルチャネル | |
| VCCH_FGT_GXF | 0.031 | 31 | 単一のFGTあたり - Fタイルチャネル |
| 0.18 | 0.26 | 8 x FGTの場合 - Fタイルチャネル | |
| 0.37 | 0.25 | 16 x FGTの場合 - Fタイルチャネル | |
| VCCERT2_FHT_GXF | 0.03 | 0.49 | 単一のFHTあたり - Fタイルチャネル |
| 0.128 | 0.43 | 4 x FGTの場合 - Fタイルチャネル | |
| VCCERT1_FHT_GXF | 0.207 | 3.04 | 単一のFHTあたり - Fタイルチャネル |
| 0.785 | 2.62 | 4 x FGTの場合 - Fタイルチャネル | |
| VCCEHT_FHT_GXF | 0.022 | 0.35 | 単一のFHTあたり - Fタイルチャネル |
| 0.064 | 0.21 | 4 x FGTの場合 - Fタイルチャネル | |
| VCC_HSSI_GXR | 1.585 | 52.83 | Rタイルごと |
| VCCRT_GXR | 2.47 | 6.58 | |
| VCCH_GXR | 0.026 | 12.56 |
また、次の点にも注意が必要です。
- パッケージピンでのステップ電流は、重要な電力レールにのみ提供されます。これは、ダイで高電流/電力プロファイルを持っているか、または非常に敏感であるためです。 インテル® は、パッケージピンの電圧仕様を確実に満たすために、表 10 にあるこれらの重要な電源レール用にこのステップ負荷を使用して、過渡/時間領域PDNシミュレーションを実行することをお勧めします。パッケージピンで電圧仕様が満たされていない場合は、デカップリング・コンデンサーを調整する必要があります。
- インテル® は、表 10 に記載されていない他の電源レールにステップ電流を提供しません。これらの電源レールは、非クリティカルな電源レールと呼ばれます。これは、シリコンでの感度が低いか、または電流プロファイル/消費電力が低いためです。 インテル® は、非クリティカルな電源レールの時間領域PDN解析をお勧めしません。このアプリケーション・ノートで提案されている非クリティカルな電源レールのPDNデザインは保証されています。
- インテル® は、すべての電源レールに対してDC IRドロップ解析を実行することをお勧めします。