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4.2. EタイルレールのLCフィルターボードのスキームおよび接続
Eタイルには、パワーダウン・シーケンス (PDS) 制御回路の必要性を排除するための厳密な接続要件があります。 タイルごとのVCCRT_GXEの接続要件とフィルター推奨事項 および タイルごとのVCCRTPLL_GXEの接続要件とフィルター推奨事項 の接続により、Eタイルは、 Stratix® 10デバイスファミリーに存在するPDS要件を排除します。放電用FETのプルダウンや電圧レール上の抵抗は不要です。フィルターは、 Agilex™ 7 FPGA Fシリーズ、Iシリーズ、およびMシリーズのデカップリング・コンデンサーの概要 のペリフェラル・コンデンサーと同じくらいFPGAの近くに配置できます。FPGAのタイルごとに1セットのLCフィルターを実装します。
図 22. タイルごとのVCCRT_GXEの接続要件とフィルター推奨事項
図 23. タイルごとのVCCRT_GXEの接続要件とフィルター推奨事項 (低電力シナリオ)
図 24. タイルごとのVCCRTPLL_GXEの接続要件とフィルター推奨事項